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【252642555】【基于Microzed的Bitcoin miner】挑战全过程

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发表于 2014-7-26 18:12:32 | 显示全部楼层 |阅读模式

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本帖最后由 252642555 于 2014-7-26 21:02 编辑

两周的考前突击加考试,最终结束完了所有大大小小的考试科目,迎来了暑假。由于今年参加TI杯,而我大一主攻FPGAdsp等数字方面,所有对我也是个学习的机会。收到上一挑战者寄来的MicroZed,一看发货地址:电子科技大学,西电、成电,真巧啊。
    废话不多说,等了两天,收到了快递,里面一个大大的塑料盒,可里面就一块小小的MicroZed、一根USB线,一张4G内存卡。看到MicroZed的真身时还是惊叹了一下,小小的一块电路板,里面集成了arm9、FPGA,还有大大小小这么多模块,看来微型化还真是这时代的潮流。马上想着连上JTAG测试一下,拿出下载器,一下子愣住了,这接口怎么这么小,比公口还要小,于是想着用杜邦线,可是哪找到这么小间距的杜邦线了。一晚上,只好对着开发板发呆,看着看着,突发奇想,于是JTAG接口上的塑料底座就被我小心翼翼哋拔出来了。


IMAG0165.jpg


接口实在太大了,不过幸好排针的间距是相同的。

IMAG0164.jpg


机智地拔下黑色的塑料底座

IMAG0190.jpg

0.jpg


上电测试,运行正常!然后,又可以接着我的调试了。

前期准备:

    前期由于我今年国创申请的项目就是基于Zynq的比特币挖坑机SoC设计 国创_基于Zynq的比特币挖坑机SoC设计.rar (1.17 MB, 下载次数: 74 ) ,所以看过了两本关于ZYNQ的书
IMAG0184.jpg


这里推荐第二本,个人感觉第一本就是datasheet的翻译,只有后面的工程有点点营养,网上一个外国友人博客上有关于MicroZed的很详细的教程:http://forums.xilinx.com/t5/Xcel ... -Vivado/ba-p/362901
然后https://github.com/上面有许多verilog写的BTC_Miner,还有一个是基于ZYNQ的https://github.com/stiggy87/ZynqBTC

下面是我的挑战过程:

1.jpg
先安装Vivado,下载最新的2014.2,我笔记本上只有ISE14.6,顺便体验体验Vivado,不得不说,她的综合速度真的很快,而且界面很友好!


3.jpg

先修改了一个别人在[size=1em]Xilinx Spartan-6 LX150上的Miner代码,综合出来没有超出资源,不过功耗貌似超了。。。


2.jpg


4.jpg


5.jpg


6.jpg


7.jpg

接着看别人在xc7k325上的工程,编译了一下


11.jpg



8.jpg

发现用了不少资源,还用了好多DSP模块,看下修改这个有点难度大

9.jpg

为了对比,把目标修改成MicroZed,对比一下差了多少资源。
10.jpg

看来只好作罢


期间断断续续的TI杯做模拟题训练,所以也就只好抽空捣鼓捣鼓,然后找到了一位大哥是在Xilinx Spartan-6 LX16上的Miner工程,正好我手头上有一块Siga的Spartan-6 LX16开发板,LX16的资源,明显比ZYNQ7010还要少得多,所以修改修改肯定没问题。


我先在Xilinx Spartan-6 LX16上编译运行,然后下载测试,没有问题!大概有3.75 MH/s的速度,虽说有点点满,但是,能用就行!


于是就直接在ISE上修改修改,由于MicroZed的引脚不好引出,所以没有写ucf文件,只好综合综合,测试测试,经过修改,能很好的编译综合,实现布局布线。




12.jpg



13.jpg



14.jpg

fpga Project Status (07/26/2014 - 15:22:12)
Project File:processor.xiseParser Errors:No Errors
Module Name:fpgaImplementation State:Placed and Routed
Target Device:xa7z010-1Iclg400
  • Errors:
Product Version:ISE 14.6
  • Warnings:
Design Goal:Balanced
  • Routing Results:
[url=]All Signals Completely Routed[/url]
Design Strategy:[url=]Xilinx Default (unlocked)[/url]
  • Timing Constraints:
[url=]All Constraints Met[/url]
Environment:[url=]System Settings[/url]
  • Final Timing Score:
0  [url=](Timing Report)[/url]


Device Utilization Summary[url=][-][/url]
Slice Logic UtilizationUsedAvailableUtilizationNote(s)
Number of Slice Registers9,21735,20026%
    Number used as Flip Flops8,289
    Number used as Latches0
    Number used as Latch-thrus0
    Number used as AND/OR logics928
Number of Slice LUTs7,39217,60042%
    Number used as logic7,24817,60041%
        Number using O6 output only2,687
        Number using O5 output only119
        Number using O5 and O64,442
        Number used as ROM0
    Number used as Memory1376,0002%
        Number used as Dual Port RAM0
        Number used as Single Port RAM0
        Number used as Shift Register137
            Number using O6 output only137
            Number using O5 output only0
            Number using O5 and O60
    Number used exclusively as route-thrus7
        Number with same-slice register load0
        Number with same-slice carry load7
        Number with other load0
Number of occupied Slices2,4714,40056%
Number of LUT Flip Flop pairs used8,373
    Number with an unused Flip Flop2,2378,37326%
    Number with an unused LUT9818,37311%
    Number of fully used LUT-FF pairs5,1558,37361%
    Number of unique control sets18
    Number of slice register sites lost
        to control set restrictions
3035,2001%
Number of bonded [url=]IOBs[/url]3110031%
Number of RAMB36E1/fifo36E1s0600%
Number of RAMB18E1/FIFO18E1s01200%
Number of BUFG/BUFGCTRLs2326%
    Number used as BUFGs2
    Number used as BUFGCTRLs0
Number of IDELAYE2/IDELAYE2_FINEDELAYs01000%
Number of ILOGICE2/ILOGICE3/ISERDESE2s01000%
Number of ODELAYE2/ODELAYE2_FINEDELAYs0
Number of OLOGICE2/OLOGICE3/OSERDESE2s01000%
Number of PHASER_IN/PHASER_IN_PHYs080%
Number of PHASER_OUT/PHASER_OUT_PHYs080%
Number of BSCANs040%
Number of BUFHCEs0480%
Number of BUFRs080%
Number of CAPTUREs010%
Number of DNA_PORTs010%
Number of DSP48E1s0800%
Number of EFUSE_USRs010%
Number of FRAME_ECCs010%
Number of ICAPs020%
Number of IDELAYCTRLs020%
Number of IN_FIFOs080%
Number of MMCME2_ADVs1250%
Number of OUT_FIFOs080%
Number of PHASER_REFs020%
Number of PHY_CONTROLs020%
Number of PLLE2_ADVs020%
Number of PS7s010%
Number of STARTUPs010%
Number of XADCs010%
Average Fanout of Non-Clock Nets2.32


Performance Summary[url=][-][/url]
Final Timing Score:0 (Setup: 0, Hold: 0)Pinout Data:[url=]Pinout Report[/url]
Routing Results:[url=]All Signals Completely Routed[/url]Clock Data:[url=]Clock Report[/url]
Timing Constraints:[url=]All Constraints Met[/url]


Detailed Reports[url=][-][/url]
Report NameStatusGeneratedErrorsWarningsInfos
[url=]Synthesis Report[/url]Current周六 7月 26 15:16:23 20140[url=]3412 Warnings (0 new)[/url][url=]44 Infos (0 new)[/url]
[url=]Translation Report[/url]Current周六 7月 26 15:16:48 20140[url=]1 Warning (0 new)[/url]0
[url=]Map Report[/url]Current周六 7月 26 15:18:36 2014
[url=]Place and Route Report[/url]Current周六 7月 26 15:21:49 201400[url=]2 Infos (0 new)[/url]
Power Report
[url=]Post-PAR Static Timing Report[/url]Current周六 7月 26 15:22:10 201400[url=]4 Infos (0 new)[/url]
Bitgen Report


Secondary Reports[url=][-][/url]
Report NameStatusGenerated

Date Generated: 07/26/2014 - 15:22:12


下面是最终的代码: BTC_Miner.rar (10.5 MB, 下载次数: 131 )


通过这次XILINX Zynq 极客挑战赛,让我接触到了ZYNQ,体验到了ZYNQ的便利,在一块小小的芯片上集成了ARM和FPGA,还有体验到了Vivado工具的便利性,了解到了许多FPGA上设计的小技巧,让我受益良多。重要的是过程!而不是结果^_^
IMAG0168.jpg
IMAG0167.jpg
11.jpg
发表于 2014-8-8 10:10:23 | 显示全部楼层
怎么没人顶...本科生这样已经很吊了...
发表于 2014-8-10 20:29:11 | 显示全部楼层
真的不错,顶你
发表于 2014-8-20 18:02:05 | 显示全部楼层
回复 1# 252642555


    额,很不错了!!!
发表于 2014-9-9 15:47:33 | 显示全部楼层
感謝 - 將嘗試
发表于 2014-9-9 15:57:20 | 显示全部楼层
也Altera公司工作的Quartus?
发表于 2014-10-14 20:21:43 | 显示全部楼层
厉害!
发表于 2014-11-6 11:06:39 | 显示全部楼层
小牛人啊。。。
发表于 2014-11-23 10:36:44 | 显示全部楼层
牛人啊。
发表于 2014-12-14 20:40:42 | 显示全部楼层
大牛啊
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