有前辈高手来解答写么~~万分感谢

lbz053273

回复 10# vongy

对对，这就是我想表达的，蛋疼的我这方面不懂，自己搭不出来，能教教我么。。。说下方法之类的

quantumdot

回复 7# lbz053273

1. module div3(clk,rst,clk3);
   
2.   input clk,rst;
   
3.   output clk3;
   
4.   
   
5.   wire[1:0]q;
   
6.   
   
7.   DFF a0(clk,q[0],q[1],rst),
   
8.       a1(clk,net1,q[0],rst),
   
9.       a4(clkn,q[1],net2,rst);
   
10.    xnor a2(net1,q[0],q[1]);
    
11.    not a3(clkn,clk);
    
12.    or a5(clk3,net2,q[1]);
    
13. endmodule
    
14. 
    
15. 
    
16. module DFF(clk,D,Q,rst);
    
17.   input clk,D,rst;
    
18.   output Q;
    
19.   reg Q;
    
20.   
    
21.   always@(posedge clk or posedge rst)
    
22.   begin
    
23.     if(rst)
    
24.       Q<=0;
    
25.     else
    
26.       Q<=D;
    
27.     end
    
28. 
    
29. endmodule
    

复制代码

1. module behavior(clk,rst,clk3);
   
2. input clk,rst;
   
3. output clk3;
   
4. reg[1:0]q;
   
5. reg temp;
   
6. 
   
7. assign clk3=q[1]||temp;
   
8. 
   
9. always@(posedge clk or posedge rst)
   
10. begin
    
11.         if(rst)
    
12.         q<=2'b00;
    
13.         else if(q>2'b01)
    
14.         q<=2'b00;
    
15.         else
    
16.         q<=q+1'b1;
    
17. end
    
18. 
    
19. always@(negedge clk or posedge rst)
    
20. begin
    
21.         if(rst)temp<=0;
    
22.         else temp<=q[0];
    
23. end
    
24. 
    
25. endmodule
    

复制代码

连接图

3分频，占空比50%