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查看: 3875|回复: 7

[求助] verilog用modelsim仿真毛刺怎么解决

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发表于 2014-5-22 14:00:50 | 显示全部楼层 |阅读模式
10资产
波形a1的下降沿的时候,b1处于上升沿,然后我需要的输出波形是C=a1||b1,然后在交接出产生毛刺,要怎么解决急急急!!
菜鸟拜谢!
1.jpg
发表于 2014-5-22 14:00:51 | 显示全部楼层
采用非阻塞赋值
always @(posedge clock)
  begin
      C <= a1||b1 ;
end
发表于 2014-5-22 14:04:54 | 显示全部楼层
对你的设计有啥影响呢?
 楼主| 发表于 2014-5-22 14:05:58 | 显示全部楼层
回复 2# richardxingxing

饿,我是新手,就是感觉毛刺不是要去除的么?
发表于 2014-5-22 14:07:35 | 显示全部楼层
回复 3# lbz053273


   不影响你的设计就不需要
 楼主| 发表于 2014-5-22 14:10:39 | 显示全部楼层
回复 4# richardxingxing

了解了。能问下要是想去除的话,有什么方法么
发表于 2014-5-22 14:20:50 | 显示全部楼层
采用非阻塞赋值
always @(posedge clock)
  begin
      C <= a1||b1 ;
end
 楼主| 发表于 2014-5-22 14:28:11 | 显示全部楼层
回复 6# richardxingxing


   谢谢了
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