关于AHB总线verilog代码实现（design篇）

hbhbts · 发表于 2014-2-28 10:21:08

使用questa可以跑， makefile 需要稍稍修改下，uvm libray 路径需要改一下， vlog/vsim option 去掉-sgq 4g

wmm123 · 发表于 2014-3-27 16:22:47

多谢分享

caraways · 发表于 2014-4-1 16:34:43

很希望有所参考意义。

立青 · 发表于 2014-4-15 21:08:48

下来看了看，感觉挺高端的，和synopsys 的那个sv 的workshop有点像。

hbhbts · 发表于 2014-4-16 12:24:32

关于回复tbb2009：
tbb2009 2014-4-16 03:39
你好，
首先感谢你分享ahb的设计和验证心得。对于你的driver我有个问题想请教。

为什么你在分出两个transaction_pipeline后又各自分出两个process呢？这样你一个transaction_lock的sm不是有一个get,两个put了吗？我是对比cookbook里面的pipeline seq/drv的例子看的，还望不吝赐教

1）：
ahb总线协议大家都知道是pipeline的，我之所以这样做是ahb的pipeline有两种，一种是adress和data的pipeline, 还有就是一个transfer和另外一个transfer的pipeline，前面一种实际是两级流水线组成的，所以在完成transfer之后，你无法确定是哪条流水线先完成，所以会有两个put但是只有一个会在一个tranfer中正真执行。

2）： cookbook上的example实际是只有一种piipeline，所以就简单许多

markkknd · 发表于 2014-5-15 21:49:23

谢谢分享
看了一下，希望能增加一点文档呀
不管是AHB本身的时序，
或者是设计者的设计思想，都是必要的
一个设计最重要的是思想，所以或许设计文档比代码本身重要性要更高一点

markkknd · 发表于 2014-5-15 21:50:19

谢谢分享
看了一下，希望能增加一点文档呀
不管是AHB本身的时序，
或者是设计者的设计思想，都是必要的
一个设计最重要的是思想，所以或许设计文档比代码本身重要性要更高一点

michael_klein · 发表于 2014-5-17 10:52:49

dingqihaodongxi

hfyfpga · 发表于 2014-5-17 12:02:50

下来看下！谢谢！！

bsweda · 发表于 2014-6-12 08:48:20

下来看看

[原创] 关于AHB总线verilog代码实现（design篇）

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