版图中隔离管的作法（多衬底电位该如何处理）

IC.Michael · 发表于 2013-10-24 13:37:44

回复 9# jiangtaojack

恩。明白了，非常感谢哦。只是我目前用的csmc 0.5um的工艺貌似没有DNW，比较难受了。老板也说做不了了。

hszgl · 发表于 2013-10-24 13:55:39

回复 10# IC.Michael

那就是你师兄的问题了，如果他抄的是allen书上的电路，那么你完全可以把VSS变成0，GND变成3.3，原来的VDD再加3.3。电路的设计要根据工艺来的，先确定工艺才能做设计。所以你师兄肯定是在胡搞。

IC.Michael · 发表于 2013-10-24 14:07:23

回复 12# hszgl

额，因为我师兄没做过版图啦，整个芯片都是他搭的，做电路设计的，可能他不是很清楚这个工艺库吧。恕我愚钝哦，如果VSS变成0，GND变成3.3V，VDD变成6.6V的话，那这样子不还是存在两个衬底电位么？

hszgl · 发表于 2013-10-24 14:11:02

回复 13# IC.Michael

意思就是所有衬底接到VSS上。GND只是作为一个中间电位。另外，不懂版图是做不了电路设计的。

IC.Michael · 发表于 2013-10-24 14:22:25

回复 14# hszgl

哦。明白了。谢谢啊！我现在在实验室帮着画版图，但我对电路设计也很感兴趣，现在不知道该先学什么了，您经验丰富，不知道能否给提点意见呢？谢谢了~

cw佛学 · 发表于 2013-10-24 14:23:22

版主说有GND（0）和VSS（-3.3V），那你这个电路还能正常工作吗？衬底0V，suorce-3.3V,这个pn结早通了。

hszgl · 发表于 2013-10-24 14:24:45

回复 16# cw佛学

所以衬底要接到vss上。

IC.Michael · 发表于 2013-10-24 14:40:53

回复 16# cw佛学

因为存在多个衬底电位，一部分是接VSS另外一部分是接GND的，也就是相应的一部分NMOS source是接VSS另外一部分是接GND的。

lemonlove79 · 发表于 2013-10-30 11:26:23

关键是NMOS的第四端。有正负压的情况下。记得是去隔离SUB 接0的NMOS.然后DNWELL接最高电位。而不是去隔离-3.3V的。

IC.Michael · 发表于 2013-10-30 18:40:03

回复 19# lemonlove79

谢谢你的回答哦！可是我不太明白，一是为什么要隔离接0的NMOS而不是-3.3V的，二是为什么DNWELL接最高电位呢，接最高电位的一般不都是PMOS的衬底么？求解哦~

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