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[求助] fpga管脚状态

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发表于 2013-8-27 10:47:21 | 显示全部楼层 |阅读模式
20资产
工程中遇到总线占用的问题,希望各位大大帮忙支持一下,芯片是SPARTAN-6
1,FPGA上电未配置时管脚是什么状态,是输入还是输出
2,FPGA配置过程中管脚状态只由HSWAPEN管脚控制吗?只有上拉和高阻状态?
3,管脚约束中NET "XXXXX" PULLDOWN;约束的是管脚什么时间的状态,是配置后的吗?

发表于 2013-8-28 12:02:47 | 显示全部楼层
上电未配置为高阻态,
管脚控制很多个,有很多约束设置的,
配置完成后的状态,
发表于 2013-8-28 12:02:49 | 显示全部楼层
上电未配置为高阻态,
管脚控制很多个,有很多约束设置的,
配置完成后的状态,
发表于 2013-8-28 12:03:06 | 显示全部楼层
上电未配置为高阻态,
管脚控制很多个,有很多约束设置的,
配置完成后的状态,
发表于 2013-8-28 19:53:32 | 显示全部楼层
发表于 2013-8-28 21:13:17 | 显示全部楼层
上电时间有很短的一段时间是弱上拉,其他时间应该是高阻。不过设计的时候应该不能依赖这个时候的状态。
发表于 2013-8-28 21:36:49 | 显示全部楼层
回复 5# 2ki


   这个还没有研究过,呵呵,谢谢了啊。
发表于 2013-8-28 21:59:34 | 显示全部楼层
应该是HSWAPEN决定是悬空还是上拉吧。
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