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查看: 6472|回复: 12

[调查] 大家顶层模块用原理图方式还是HDL方式描述?

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发表于 2013-8-1 19:27:09 | 显示全部楼层 |阅读模式
单选投票, 共有 34 人参与投票

投票已经结束

14.71% (5)
85.29% (29)
您所在的用户组没有投票权限
发表于 2013-8-1 21:14:11 | 显示全部楼层
顶层为原理图,剩下的为语言
发表于 2013-8-1 22:53:33 | 显示全部楼层
FPGA的顶层大都用原理图吧。
发表于 2013-8-2 14:58:49 | 显示全部楼层
回复 3# HADIST


    你好,为什么我们都是用的是代码啊?是不是还做的项目不够大?
发表于 2013-8-2 15:09:59 | 显示全部楼层
回复 4# qiudanyi1


    习惯吧, 我们这顶层基本都是原理图
发表于 2013-8-7 10:29:31 | 显示全部楼层
在校原理图,出来HDL。规模大约1w~2w行

印象中,厂家给的设计都是HDL的
发表于 2013-8-8 17:36:26 | 显示全部楼层
hdl, easy for scripting
发表于 2013-8-9 08:40:46 | 显示全部楼层
使用verilog-mode连接顶层
发表于 2013-8-9 11:14:57 | 显示全部楼层
一般来说顶层模块之内要尽量避免glue-logic,如果纯粹是子模块之间的连接,我觉得原理图和HDL之间似乎没有多大区别。
发表于 2013-8-10 14:59:12 | 显示全部楼层
用RTL,但不能有其他逻辑。
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