关于fifo深度问题

sunshinesun · 发表于 2008-3-14 22:59:42

最近经常跟fifo打交道，不过还一直没有深入探究过层数的设计问题
看了大家的讨论受益匪浅啊

nathanielkang · 发表于 2008-4-3 11:53:19

没做过这么复杂的

yunqi415 · 发表于 2008-6-29 20:54:25

关于异步FIFO，一方面是数据写入端的位宽wr_bit、深度wr_dp和时钟频率clk_wr，另一方面是输出位宽rd_bit、rd_dp和clk_rd,只要clk_rd小于clk_wr，过一定时间后FIFO肯定会满的。所以，还要确定一次所要得到数据的时间限度t0。只要FIFO满足在t0内不溢出就行了！

这是我的理解，请高手批评指正。

zlqiduan · 发表于 2008-7-9 10:06:03

学习了啊

bigbin · 发表于 2008-8-5 15:42:51

lovelytwq · 发表于 2008-8-5 16:08:02

uart550 的fifo深度是16byte

ycheng23 · 发表于 2008-8-12 16:07:13

学习了，之前对算fifo的深度很不清楚，谢谢了。

qmdong · 发表于 2008-9-26 20:34:04

刚从别人的链接那里过来
看到这个帖子，楼上都是高手
觉得越学越无知啊！

yzl624358 · 发表于 2008-10-10 09:12:18

学习了，以前不知道是怎么回事，总算明白了些！

ljsu0203 · 发表于 2008-10-12 22:28:16

请教一个相关的问题：假设一个模块，输入频率50M，输入数据为1013bit,输出数据为1023，那么所要设计的FIFO深度多少呢？

关于fifo深度问题

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