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楼主: 39123811

[求助] 对老生常谈的话题hold time violation的个人理解还有疑惑

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发表于 2013-6-17 19:47:43 | 显示全部楼层
数据到达下级寄存器比时钟skew还要短才会有hold违例吗?
发表于 2013-6-18 21:55:16 | 显示全部楼层
嗯嗯,学习了
发表于 2013-6-25 22:58:12 | 显示全部楼层
回复 1# 39123811


    看不懂,插入负边沿reg也能提供1/2周期的保持时间吧?
发表于 2013-8-25 22:12:50 | 显示全部楼层
哈哈,看了楼主画的图,笑惨了
发表于 2013-8-28 05:38:23 | 显示全部楼层
学习了
发表于 2013-8-28 23:38:19 | 显示全部楼层
共同关注!!!
发表于 2013-8-29 07:48:04 | 显示全部楼层
9楼、10楼说的在理,一般加入buffer是可以解决hold问题的
发表于 2015-5-29 16:27:34 | 显示全部楼层
满足的飘过!
发表于 2015-5-29 17:47:33 | 显示全部楼层
哥们,你画的图可以,像外国人画的。 FPGA 内部的 DFF 到 DFF 这个基本是芯片等级决定的。 这个之间的逻辑不要弄太大一般没什么问题。  如果逻辑很复杂,自己多嵌几个寄存器分散到逻辑中
发表于 2016-12-21 21:38:16 | 显示全部楼层
回复 10# warmheard


   学习了~赞!
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