cadence layout XL 能做到 auto analog layout ?

peterlin2010

cadence layout XL 能做到 auto Analog layout ?

一些小DIGITAL BLOCK .. 能直接 auto routing 嗎?

fuyibin

那和 encounter 有什么差别？

peterlin2010

encounter 是那類 tool ?  
一般 DIGITAL circuit 都是用 standard cell , verilog netlist in
=> auto place routing ..

但是 analog circuit 沒有 standard cell , 更沒有 定 cell pin_out .  
一般 standard cell 會做 lef file (不同TOOL 不同層 ) ,
  會宣告 cell 上那邊可跨過線 , 那邊不能.
analog layout 就限制很多, 不過 analog design 與常用一堆 logic ..全考 fully layout 很花時間.
特別現在 circuit 複雜度變高 logic gate 會變多, 但是 又因此 logic gate 不會太大,
跟本不可能去用 APR tool .

SOC chip 光 logic gate 可能 2000 ~5000 gate count .
但 fully analog 可能是幾百..

peterlin2010

layout GXL  和XL 是差在那邊?

silicon21

encounter和ＸＬ　那根本不同　XL显然只能帮你调出与电路中相同的版图器件并不能自动连线．

shidaixu

encounter和ＸＬ　那根本不同　XL显然只能帮你调出与电路中相同的版图器件并不能自动连线．
silicon21 发表于 2013-5-10 17:15

                               
登录/注册后可看大图

    自动连线是可以做到的,但可能不尽如人意.

peterlin2010

自动连线是可以做到的,但可能不尽如人意
=> how to ??

我是RD 想TRY 下 auto fully layout , 如small  digital block 用 auto routing 應該還好,

cathzhou

模拟版图需要人工画是有原因的，layoutxl都干了，那就不少人失业了，呵呵

Rucas

应该是可以，只要你的脚本足够好

Rucas

回复 8# cathzhou


   也不至于吧，数字PR，够智能吧，不还是需要人嘛