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[调查] 可综合Verilog语句

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发表于 2013-1-15 11:04:19 | 显示全部楼层 |阅读模式

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在看李新兵编著的arm9微处理器结构的verilog代码时,经常有这样的语句:
always @(posedge clk)
begin
    data_out[2:0]<=#`DEL  3'b001;
end
在可综合的语句里,不应该禁止#延迟吗。求解释。
发表于 2013-1-15 11:39:32 | 显示全部楼层
这样写的目的应该是为了仿真用,在综合时候并不影响电路,综合工具不识别延迟,所以这样写没有任何问题!
发表于 2013-1-15 16:44:48 | 显示全部楼层
只是为了仿真用,真实电路中自然会有cell delay,这里#只是简单模拟一下而已
发表于 2013-1-18 10:34:58 | 显示全部楼层
这个时间是模拟DFF的CKQ时间。 综合工具在综合的时候会自动忽略这个时间的, 工具也会给出报告的
 楼主| 发表于 2013-1-18 14:19:33 | 显示全部楼层
谢谢了,以前写代码的时候没试过这种方法。
 楼主| 发表于 2013-1-18 14:20:38 | 显示全部楼层
以前没用过这种写法。
发表于 2013-1-18 16:26:53 | 显示全部楼层
不影响综合的
发表于 2014-1-9 21:38:51 | 显示全部楼层
学习学习
发表于 2014-1-10 11:05:54 | 显示全部楼层
前面2楼得解释很到位了~
发表于 2014-1-13 10:15:08 | 显示全部楼层
确实是这样,不过我这种菜鸟很少这么写
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