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查看: 7756|回复: 10

[求助] 用Design Compiler对ISCAS89 benchmark换library

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发表于 2012-10-27 10:49:56 | 显示全部楼层 |阅读模式

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ISCAS89 benchmarks都已经是网表了,但是它并没有提供相应的library。我现在想对benchmark用自己的library,不知道这该怎么转换?我把benchmark当做一般的功能描述级的verilog来综合,综合时用的是自己的library,但是结果不对。DC并没有改变任何逻辑门的链接,甚至连名字都是一样的,并且所有的wire都变成了three_state!
求问,有没有谁有过这方面的经验?指点一下。
发表于 2012-11-9 06:37:02 | 显示全部楼层
You can download VHDL/Verilog code for ISCAS85 and other benchmark in the following link http://iwls.org/iwls2005/benchmarks.html. Then, you can synthesize and map those benchmark to any libraries that you have.

Good luck
发表于 2012-12-25 22:08:20 | 显示全部楼层
这个不错
发表于 2013-12-28 13:12:08 | 显示全部楼层
回复 1# HOLLYSMOKE


    can you guide me for that steps
发表于 2014-10-2 21:18:32 | 显示全部楼层
kankankankan
发表于 2015-4-10 19:31:50 | 显示全部楼层
貌似没看懂
发表于 2016-4-6 16:45:41 | 显示全部楼层
貌似没有看懂
发表于 2016-6-17 09:48:45 | 显示全部楼层
set target_library {new.db}
set link_library {* old.db new.db}
read_verilog netlist
current_design
link
translate
write_file
发表于 2016-12-16 14:44:14 | 显示全部楼层
不是很懂啊!
发表于 2018-6-14 16:26:52 | 显示全部楼层
回复 2# hoangt


   Thanks for sharing!
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