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楼主: yanqiang231

[求助] FPGA实现UDP/IP协议

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发表于 2012-9-9 15:35:18 | 显示全部楼层
回复 20# yanqiang231


    你是发送给以太网,没有发出去?还是以太网发给你,你没有收到呢?
发表于 2012-9-9 21:04:27 | 显示全部楼层
本帖最后由 kaiseradler 于 2012-9-9 21:11 编辑

回复 20# yanqiang231


    fff这个模块有问题。
always@( clk)
  begin
  en<=1;
  reseto=1;
  if(rd)
  cout<=cout+32'h00000001;
  else
  cout<=cout+32'h00000000;
  end

首先应该是always @(posedge clk)
其次en和reseto这样写就是恒高了,phyreset就是恒高?是否应该在上电的时候 先给phy复位一下,然后再恒高呢?
 楼主| 发表于 2012-9-9 21:19:56 | 显示全部楼层
回复 21# kaiseradler


    发给以太网的没发出去,以太网发过来只能发到网关。
 楼主| 发表于 2012-9-9 21:21:05 | 显示全部楼层
回复 21# kaiseradler


    发给以太网的,以太网没收到,以太网发过来的只能发到网关,也可以说没收到。
发表于 2012-9-9 21:39:49 | 显示全部楼层
回复 24# yanqiang231


    加QQ细聊!我需要详细了解一下你的情况
 楼主| 发表于 2012-9-9 22:10:20 | 显示全部楼层
回复 25# kaiseradler
我qq598513746
发表于 2012-9-10 12:08:41 | 显示全部楼层
不要急,好好休息一个晚上,放松放松。再检查自己的设计一遍。肯定可以找出来哦。呵呵
发表于 2012-10-12 17:10:12 | 显示全部楼层
FPGA仅仅实现UDP/IP还是比较容易的, 多看OSI资料,详细搞懂,传输层,网络层,数据链路层,物理层四层协议的打包格式。
!FPGA逻辑部分功能仿真
后再时序仿真,时序方面100M/1000M,,PHY 88E111,适当约束应该问题大!多参考前辈或者网上高手的设计经验!附上一张成功图,加油撒!

                               
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未命名.jpg
发表于 2012-10-14 21:18:53 | 显示全部楼层
回复 1# yanqiang231

小兄弟最技术真是苦啊;有没有方法先排除是不是PCB画的有问题呢
发表于 2012-10-17 15:23:36 | 显示全部楼层
下来学习一下。。。。。
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