说说芯片设计这点事 (未完)

harejavahill · 发表于 2012-12-11 10:52:33

已经想明白了，谢谢！

ysxiliu · 发表于 2012-12-11 12:14:06

一直有个问题没有搞懂，今天看了楼主写的文章中也有提到：对于异步时钟域的数据交换，如果在后面那个时钟域的电路前面加入2级的寄存器，这样可以防止亚稳态的产生。
我的理解是：这样只能防止亚稳态不往后面传播，但是不能保证数据的正确性吧？不知道我的理解是否正确，请高人指导。谢谢！

harejavahill · 发表于 2012-12-11 17:23:42

本帖最后由 harejavahill 于 2012-12-13 14:21 编辑

回复LS,亚稳态是防止不了滴，只能尽量减小其产生的概率，即尽最大可能采样到正确的数据。
如果二级寄存器不放心，加个三或者四级寄存器更好

ysxiliu · 发表于 2012-12-11 18:14:34

回复 33# harejavahill

谢谢！我是这样理解的，假设CLK1和CLK2两个时钟域。级联的第一个寄存器的时钟是CLK2，但是数据来自是CLK1时钟域的数据。所以这个寄存器在采样的瞬间，有可能来自CLK1的数据是处于亚稳态（数据正好在变化），那么该寄存器采集到的数据是高电平和低电平之间的一个中间电压，当它恢复之后，有可能是低电平，也有可能是高电平。所以说数据很可能是错误的。这样理解对吗？

vlsi1217 · 发表于 2012-12-12 02:19:18

搬个板凳过来看看

89274616 · 发表于 2012-12-14 14:22:50

怎么不继续写了呢？支持下！

zgje40 · 发表于 2012-12-16 15:06:23

感谢楼主了

cg_1842446741 · 发表于 2012-12-19 20:04:12

写的很好

cg_1842446741 · 发表于 2012-12-19 20:07:05

感觉好全面从前到后

薇儿安蓝 · 发表于 2012-12-20 09:02:54

学习, 期待.

[原创] 说说芯片设计这点事 (未完)

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