RTL设计语言调查

glk47 · 发表于 2013-4-1 13:20:24

Xilinx 还不支持SystemVerilog. 要用SV还要用synplify综合

feiyuhello · 发表于 2013-4-2 09:42:47

@ Verilog使用范围还是很广的，但是一旦到了处理器内部比较严谨的部分，往往VHDL会比较容易让人接受。
Perl强项是文本处理，其正则表达式是极其强大的。
TCL一般用来控制流程方面的，synopsis的EDA工具也使用的TCL作为控制语言。
学会其中一种，掌握思想，再转另一种也就相对简单了。

hbyu · 发表于 2013-4-2 22:22:42

毫无疑问verilog

slice · 发表于 2013-4-6 22:46:51

回复 6# ComTTest

是的，我经常用来分析抓取的数据，有时候用来extract vhdl中的寄存器配置给CPU用，及控制编译流程

chen.terry · 发表于 2013-4-7 20:07:25

回复 10# lstarsoul
请教一下啊，如何用TCL弄波形？？？

zongkai2003 · 发表于 2013-4-8 09:01:48

回复 25# chen.terry

可以看Modelsim的手册，好像可以用force语句强制某个信号，不过仿真速度不如用verilog快，简单波形还可以。

lstarsoul · 发表于 2013-4-12 22:56:47

回复 25# chen.terry

TCL语言主要不是用来产生激励波形，而更多的是用在流程控制，编译控制，仿真控制方面。
TCL也有一些简单的用来产生激励信号的语句，force ，restart，run等等，在matlab/Simulink与modelsim联合仿真时，仿真器把控制权交给了matlab/Simulink，这时就不好用testbence作为仿真平台了，因为仿真平台是matlab/Simulink了。从事通信算法以及数字信号处理方面的仿真、实现的工作时，就经常需要用到matlab/Simulink与modelsim的联合仿真。
TCL语言真正大展拳脚的地方是仿真编译流程控制，自动化仿真编译验证省去大量重复而又繁琐的人工劳动，特别是在项目规模比较大，测试用例比较多、复杂时，你就会发现TCL语言的好处了，自动化验证减少码农大量的工作时间，提高了工作效率，印证了那句话——科学技术是第一生产力！

chestert · 发表于 2013-4-13 14:15:05

verilog

moshushi_xiang · 发表于 2013-5-1 09:40:26

我觉得干数字设计的verilog很重要，sv主要可能还是验证方面，脚本必须要会。

xaaa001 · 发表于 2013-12-29 15:59:41

回复 1# zongkai2003

现在基本没有人用VHDL了

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