RTL设计语言调查

lstarsoul

以前华为的座谈会时，很多工程师就提到，我们学生要适应工具，让工具发挥更大的作用。
科学技术是第一生产力！

hasong

verilog学的多，其次是VHDL了。

silktree

没有觉得VHDL是什么复杂的语言，都是一些人忽悠的。

教父

学不学 这看你自己的见解了 学了的话 多一门技术而已 说不定改天你想起了去做验证这一块 也就就用上了 有时间 个人就多学点 没有坏处的

lefthand01

use VHDL when i first get start FPGA ,and it not change till now

celestin2011

需不需要不是看别人的习惯，最主要的还是看自己的需求，觉得开发效率无法跟上了，就必须要采用新的方式来开发了，也就是就是你采用更高效的语言的时候了，sv现在确实主要是用于验证上面，设计主要还是用的verilog和vhdl，这主要还是历史问题，毕竟sv相比还比较新，至于其它的编程语言，个人觉得有时间的话就多看看，不过精通一门脚本语言还是必须的

jafeng

verilog 好像多很多喔！

andy2000a

verilog 本來就一堆人業界
何況 synthesis 後 gate level netlist 是 verilog .run gate level還是 verilog (雖不一定須要 )
但 whole chip sim 考慮 p&r timing

不過也很多人直接用 prime time 先去卡掉 timing 問題了 .

honglin23

回帖后跳转到最后一页

mcz1e10

学了verilog不就会了sv了么