RTL设计语言调查

zongkai2003

主要想知道做FPGA设计，System verilog有没有必要去学

tigerjade

个人经验，所有的都要学。还要加上perl，永远不知道你会遇到什么。

leejiaxin

nice nice

zongkai2003

回复 2# tigerjade


    Perl? 知道是一种脚本语言，那TCL和Perl的应用场合分别是什么？在我现在的工作中，还没有接触到，不知道在什么情况下用Perl?

ComTTest

回复 1# zongkai2003


    个人觉得还是有必要的：
1. 如果已经会 verilog, 学习 sv 的代价很小，就向从 c 到 c++
2. sv 对 vlog 有很多方面的改进

ComTTest

回复 4# zongkai2003

就我个人的经验
Perl  的强项是文本处理, 在 RTL design中，比如可以用来 verilog 模块之间的连线、生成某些定制功能的模块等
TCL 多用于测试脚本和一些流程控制，比如通过调用工具生成测试向量，VCS的UCLI就是TCL语法

canito777

I learned VHDL long time ago .And is hard to try to do the same thing with a different language .I think that you will stay with the first language you learnt. Vhdl is Complex and can  be used in large projects

lstarsoul

设计用verilog，验证用systemverilog，目前的主流。
学习下SV，很有必要，面向对象的设计理念还是挺优秀的，建议先学下C++，一种迷人的语言

lstarsoul

回复 8# lstarsoul


    语言学习并不会冲突，相反，能相互促进，比如我以前学的C++和VC环境，后面用xilinx的EDK开发环境时，感觉跟VC就差不多了，API的概念也差不多。再后面用DSP的开发软件CCS的调试方式跟VC也几乎一样。所以学会VC和C++，其他的编译环境就只是小case

lstarsoul

工具语言也很重要，大家以前大多用modelsim看波形来分析时序，这种效率比较低，如果擅长利用TCL的工具帮助，就可以大大加快时序分析速度，而且可以在下班后进行