FPGA的保持时间不为正的问题

jarodz

FPGA 故意讓FF 的cell 的hold time<=0,可能是為簡化apr timing clousure演算法,因為只需optimize setup time issue,再加上以buffer修hold time會浪費FFGA resource.

ernesto1209

如果设计的时序电路要避免亚稳态，正常工作，要求在时钟对数据进行采样之前，数据是稳定不变，这样能确保采样到可信的数据；如果保持时间为某个确定的正值，就要进行分析，分析时钟周期和保持时间二者是否满足无亚稳态的条件，如果满足无亚稳态条件，此时保持时间为正对设计的电路无影响，如果不满足无亚稳态条件，就要进行时间约束条件的设计；在布局布线之前，假定保持时间为非正，即假定对任何时钟信号，数据总是先于时钟信号达到稳定态，时钟对数据采样没有任何问题，在布局布线之后再根据编译结果分析判定是否要添加时间约束条件，个人理解，仅供参考！

SuperJourney

学习到了。

Timme

DFF的保持时间是负值，Clock Mesh的Skew很小（如<100ps），DFF的CK->Q延时较大（如>100ps），那样全局的Hold Time就天然Clean，不需要修了。

flyhouse112

飘过，学习~~~

zcjzcj11

回复 6# ckzuan


    你的说法也有道理