DC 综合后的门级网表为什么通不过仿真

shashabiaoge · 发表于 2016-3-9 09:45:04

回复 20# yi4105635

SPEF可以用PT转成sdf。拿sdf来跑后仿

yi4105635 · 发表于 2016-3-10 08:59:00

回复 21# shashabiaoge

哦哦，那我拿ICC得出的sdf跑后仿真不知道可以吗？

mdj1992 · 发表于 2017-2-27 14:56:07

你好，这个问题解决了？我加了sdf反标，有些测试有些例是可以过得，有些过不了，不知道什么问题，求指导。

mdj1992 · 发表于 2017-2-27 14:58:08

我的fm是过得，综合的时候也加了hold time 的选项了，现在就是有些测试例可以过，有些过不了，不知道什么原因，求大神指导，谢谢

mdj1992 · 发表于 2017-2-27 15:03:08

回复 19# shashabiaoge
你好，请问下，这个#1ns在哪加呢，我综合的脚本加了hold选项了，fm也过了，dc综合的网表某些测试例也通过了，但是有一些没有过，现在不知道什么问题，求您指导下，谢谢您。

小坤坤帅 · 发表于 2018-4-11 17:53:15

回复 14# harejavahill

你好，我这边也遇见类似的问题，但是我form_check已经通过了，VCS仿真时也使用了+notimingcheck。最终的结果却是功能不对。检查后发现是综合时将某个信号优化掉了，因此此时为Z态。

问一下，此时我的RTL中该信号有负载和驱动，为什么综合后该信号为Z态？之前同事的解释为有可能该信号的名字变为了其他名字？是否能查看更名的详细信息勒？

shishenren · 发表于 2018-4-13 22:51:33

回复 5# jun_dahai

说的有道理，synthesis过了至少要check QA， LEC至少也要pass吧

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