DDR2 controller求助

catcat_2 · 发表于 2012-3-31 08:54:12

回复 31# wzhdxtx123

亲，印象中ddr2不支持bl=8吧。。 ddr3貌似才支持这个。。

l2002924700 · 发表于 2012-3-31 11:37:58

回复 22# catcat_2

再请教你一个问题，就是你在用nc-verilog做DDR的后仿时，你看的是那一份文档啊？我怎么在user-guide中找不到相关信息呢？

catcat_2 · 发表于 2012-3-31 12:27:34

回复 33# l2002924700

我直接上板测的，没做后仿。主要板上的delay参数跟仿真的不是很好匹配，加上时间比较紧，我就直接上板去run了。

l2002924700 · 发表于 2012-3-31 17:15:34

回复 24# yibiantian

我在看External Memory Interface Handbook时，看到Altera’s ALTMEMPHY-based external memory interfaces不支持的特性里有一条是针对DDR和DDR2 SDRAM它并不支持时序仿真啊！请问你的后仿真是怎么做的啊？相关文档能否上传一下啊？谢谢！

l2002924700 · 发表于 2012-3-31 17:16:10

回复 34# catcat_2

谢谢！

wangyingwei · 发表于 2012-3-31 18:16:47

回复 32# catcat_2

DDR2是同时支持BL4和BL8，DDR3 主要支持BL8，对于BL4 可以通过BC4 ON THE FLY获得

catcat_2 · 发表于 2012-4-1 10:27:34

—_—~! 楼主，楼上说的是对的。我记错了。搞混了..

local_size 是avalon的burst个数，具体取值范围是1到Local Maximum Burst Count。Local Maximum Burst Count是根据你的内存颗粒决定的，这个值在生成IP core的时候在controller setting那一页eifficiency这项里面有写。

doomsten · 发表于 2012-4-1 14:13:01

可以的

azhe5587 · 发表于 2012-4-1 14:19:27

问题解决没？

xaoyaolee · 发表于 2012-4-1 17:27:59

请教各位大侠，你们的DDR IP是不是只能在Altera的FPGA上跑
不能用在ASIC里面？

[求助] DDR2 controller求助

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