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查看: 12467|回复: 16

[求助] 求助关于折叠cascode运放的匹配问题

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发表于 2012-2-22 21:42:49 | 显示全部楼层 |阅读模式

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问题是这样的,在画增益增强折叠cascode主运放版图的时候,由于设计的管子尺寸比较大,无论是输入管还是负载管的finger数和multiplayer数都很多,导致版图匹配起来比较困难,我的做法是,所有输入管和负载管都采用了共质中心的匹配方式,如后面的排列(multiplayer为8和4)
ABBA       ABBA
BAAB       BAAB   
ABBA
BAAB
提取寄生参数进行后仿,共模电平跟前仿结果相比偏了30mV,增益低了30多dB
是不是由于我的匹配方式不对导致了偏差?能不能输入管严格匹配而负载管不采用共质中心,只是位置上匹配就可以呢?
请大侠们帮忙解答一下
发表于 2012-2-23 18:07:02 | 显示全部楼层
回复 1# akzhu
你的后仿结果运放增益降低了,电路工程师怎么解释的?共模点偏了,有可能是尾电流源设计得不好,电路的问题呀。
发表于 2012-2-24 15:34:56 | 显示全部楼层
之前我做过这样的工作。设计了fold cascode amp,也画了版图,后仿结果很好。也存在大的MOS管,我没有采用共质中心的匹配方式,而是普通的画法,方便连接来摆放MOS位置。你可以试一下做个比较。我也可以试一下你的方法。看是不是有同样的问题。
发表于 2012-2-26 11:03:19 | 显示全部楼层
为什么右下角少了一块?共质心的画法你看一下输入输出的连线是否匹配
 楼主| 发表于 2012-2-26 11:07:18 | 显示全部楼层
回复 2# jiesime


    一个良好的版图上面的寄生效应应该不会使后仿结果大幅度偏离前仿真的,所以我觉得是版图的匹配上出了问题。
 楼主| 发表于 2012-2-26 11:37:36 | 显示全部楼层
回复 3# shykongxin


    在这以前没画过需要这么复杂的电路,有一个以前师兄画过的相同结构版图,看了这么多介绍匹配的书,我误以为只要采用共质心的方式就能匹配,而不管这些匹配管附近的环境,师兄的版图也是这样做的,但是他版图上的管子尺寸比较小,multiplayer最多也就4个。
    原来的画法如下

    AAAA    DEED||
    AAAA    EDDE||
    BCCB    DEED||
    CBBC||  EDDE||
    BCCB||  FGGF||
    CBBC||  GFFG||
            || FGGF||
            || GFFG||
            ||         ==
            ||  HIIH||
            ||  IHHI||
            ======
                JKKJ||
                KJJK||
这样的画法缺点是输入对管还有管子之间的连接线没有匹配上。

为了更好的匹配我修改成这样
        DE||ED
        ED||DE
        DE||ED
        ED||DE
        FG||GF
        GF||FG
        FG||GF
        GF||FG
         HI||IH
         IH||HI
         JK||KJ
                        KJ||JK
         BC||CB
         CB||BC
         BC||CB
         CB||BC
         AA||AA
         AA||AA
后仿结果还有10dB的差异,共模也只偏10mV,有改善但是仍没有达到最好。
我觉得可以试试你说的方式,或许会改善的更好。
 楼主| 发表于 2012-2-26 11:44:34 | 显示全部楼层
回复 4# anamnesis


   右下角缺东西是因为我只是举例匹配管的共质心布局,运放的整个版图布局我已经写在回复上了。
   谢谢指点,我会考虑连线是不是完全匹配的问题。
发表于 2012-2-26 14:34:23 | 显示全部楼层
布局的匹配上应该是没有问题,从走线以及电路上找找原因吧!
发表于 2012-2-26 16:17:47 | 显示全部楼层
LZ多少的process?
小尺寸的backend的寄生不匹配有什么比frontend更严重的
发表于 2012-2-26 16:21:31 | 显示全部楼层
还有,RD给的circuit上的multiple数目你有没有拆的更小?
RD设置spice module的时候喜欢选在两个module的中间位置,更改multiple可能会导致device跳module,我们拆analog的MOS会让RD重新simulation看是否影响电路性能。
仅供参考。
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