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楼主: albe2t

[求助] 该学哪门语言?SystemVerilog VS SystemC

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发表于 2012-6-1 09:57:24 | 显示全部楼层
学习学习
发表于 2012-6-2 13:11:35 | 显示全部楼层
SV必须的!
发表于 2012-6-6 17:14:00 | 显示全部楼层
系统验证,芯片验证,我还是想做前段。
发表于 2012-6-10 12:06:02 | 显示全部楼层
很受益,谢谢大家啊!
发表于 2012-7-6 15:53:12 | 显示全部楼层
SV有前途
发表于 2012-7-11 00:09:39 | 显示全部楼层
两种语言的用处完全不同,没有什么可比性
发表于 2012-7-11 23:03:35 | 显示全部楼层
感觉周围就没有用SC,也可能圈子太小了吧
发表于 2012-7-12 00:04:39 | 显示全部楼层
系统验证,大部分都是matlab吧.
发表于 2012-7-21 22:01:38 | 显示全部楼层
果断Verilog啊
发表于 2012-7-28 22:25:18 | 显示全部楼层
我觉得应该学习SV
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