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[原创] Verilog中指定加法器、乘法器类型的方法以及Designware调用说明

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发表于 2011-11-3 10:31:42 | 显示全部楼层 |阅读模式

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如题,本文中介绍了如何在verilog编码时使用自己想要的加法器和乘法器等。我只写了verilog的调用方法,包括了inferring和instantiation。
文中还详细讲述了调用的详细原理和对Synthetic library和design library的说明。
DesignWare的调用.pdf (358.85 KB, 下载次数: 3131 )
 楼主| 发表于 2011-11-3 10:32:28 | 显示全部楼层
想加一句,资料是中文。
发表于 2011-11-3 20:41:09 | 显示全部楼层
回复 1# dreamylife
谢谢,楼主。回复赚积分!
 楼主| 发表于 2011-11-3 21:46:11 | 显示全部楼层
好吧。。。自己顶一下
发表于 2011-12-9 15:52:34 | 显示全部楼层
不错不错,哈哈
发表于 2012-1-30 19:18:26 | 显示全部楼层
thx~~
发表于 2012-1-31 16:52:46 | 显示全部楼层
不错不错,
发表于 2012-1-31 19:46:22 | 显示全部楼层
GOOD MAT
发表于 2012-2-7 13:25:45 | 显示全部楼层
下载了好几次了,都没成功,楼主能检查下附件吗 ?
发表于 2012-2-7 13:28:58 | 显示全部楼层
下载了好几次了,都没成功,楼主能检查下附件吗 ?
刚刚下载了,附件没问题
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