求助: quartus增量编译与逻辑锁？

wxxhn · 发表于 2011-10-20 21:14:09

各位大侠，最近做一个FPGA项目，在quartus中建立一个工程，内部有A+B两个模块，最终用LVDS输出；

   如果只综合B模块，输出结果正确且稳定；而通过引脚输出后，在另一块FPGA板接收也很稳定；

   如果综合A+B模块，输出结果不稳定；但通过用SignalTap测试，B模块的输出是很稳定的；
   而通过引脚输出后，在另一块FPGA板接收就不稳定！

   请问哪位高手遇到过类似情况，怎么解决呢？（尝试用增量编译和逻辑锁，都不成功，也可能我用的不对）

ertss · 发表于 2011-10-21 09:21:43

遇到这种问题,我建议你先从B模块的功能角度查错,包括A和B的借口部分,因为仿真的时候很多情况可能漏掉.

不知道你芯片的资源利用率怎么样,设计是不是真的复杂到要用logic lock. 反正绝大部分设计出问题还不是timing的问题,而是function的问题.

catcat_2 · 发表于 2011-10-21 09:54:12

我想知道更多一点信息：
1，只用B模块和对端接口测试的时候，您是怎么判断数据稳定的。是发的一组固定测试数据，还是固定pattern，还是说发的正常业务数据？？

2，A+B的时候，跑的是什么数据？

3，A+B的时候，工程做了时序分析吗？有没有报错的地方？

可以先做一个测试，A+B的时候，发固定的数据去另一块FPGA，看看数据是否稳定。

catcat_2 · 发表于 2011-10-21 09:58:08

不好意思，补充点东西。

能否告诉我，你的两端lvds接口收发数据模块是否有8B/10B编解码？还是说直接就连过去的？以及接口的时钟情况，源同步？还是随路时钟？还是怎么样？

everhappy · 发表于 2011-10-21 12:34:03

板间信号要通过示波器抓眼图，而不是signaltap

dongfangin2012 · 发表于 2015-10-7 16:08:08

师兄，您当年遇到问题，小弟我现在也遇到类似的问题了，，只是传的信号没有您的复杂，我是这样的，两块FPGA传递握手信号使两块板的秒沿对齐，主要就是两块板的都有个A模块，专门进行握手和产生同步信号，单独把两个A拿出来，并且处理握手信号，跑出来的结果很理想，但一旦把他们放到各自的大程序中，就不行了，跑出来的结果一塌糊涂，两块板的时钟是同源的，各自用各自的pll倍到62M,时序分析没有问题，是不是程序大了，兼容性就出了问题，师兄您当年是怎么解决的？先谢谢您了

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