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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2017-10-18 14:56:24 | 显示全部楼层
Verilog is more easy
发表于 2017-10-19 16:25:50 | 显示全部楼层
vrilog开始是主流,上世纪90年代初被Cadence公司收购,别家用要license,导致其他的vendor都转向了vhdl,后来发现形势不对,又开放了,才有了后来的IEEE的标准,然后慢慢有回到主流的位置上,其实语言本身的功能可能有差异,但是关键还是看各家编译器给不给力
发表于 2017-10-25 23:02:14 | 显示全部楼层
当然是用verilog,个人感觉verilog是主流
发表于 2017-10-27 15:02:53 | 显示全部楼层
都用,主要用VHDL
发表于 2017-11-6 16:45:08 | 显示全部楼层
一定是Verilog, 還要是systemverilog
发表于 2017-11-6 17:00:10 | 显示全部楼层
Systemverilog
发表于 2017-11-21 15:02:25 | 显示全部楼层
VHDL用得多一些
发表于 2017-11-27 20:10:52 | 显示全部楼层
verilog
发表于 2017-11-29 16:27:09 | 显示全部楼层
vhdl, verilog 都用
发表于 2017-11-30 03:51:03 | 显示全部楼层
%刚刚g哈哈哈呵呵叫姐姐
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