在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

[复制链接]
发表于 2011-9-26 00:11:57 | 显示全部楼层
要回复才可以看结果吗
发表于 2011-10-11 23:27:22 | 显示全部楼层
两者的区别我也不太清楚,开始接触到的就是verilog,现在还是绝对的菜鸟……
发表于 2011-10-13 23:45:24 | 显示全部楼层
俺用的vhdl,并且学的不咋地!
发表于 2011-10-15 12:02:39 | 显示全部楼层
现在使用Verilog ,以前在学校时学的是vhdl
发表于 2011-10-16 12:22:27 | 显示全部楼层
都是用过,VHDL语言严谨,但是VERILOG设计起来简单 快速
发表于 2011-10-18 22:18:01 | 显示全部楼层
VHDL更严格些,verilog 灵活些,象Passcal语言
我用VHDL 设计,但是也看verilog和修改verilog程序。
发表于 2011-10-21 15:46:15 | 显示全部楼层
一般公司都用verilog的多吧
发表于 2011-10-22 11:03:00 | 显示全部楼层
verilog和后面的进化很多啊,vhdl没有进化了
发表于 2011-10-25 12:37:50 | 显示全部楼层
都用了~但是主要还是verilog
发表于 2011-10-25 15:34:46 | 显示全部楼层
习惯用VERILOG
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-28 23:31 , Processed in 0.029596 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表