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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2016-6-13 09:35:40 | 显示全部楼层
个人理解 Verilog 上手较容易 VHDL语法严格
发表于 2016-7-31 15:23:04 | 显示全部楼层
开始用的是Verilog HDL ,后来用了VHDL,各有特定。
发表于 2016-8-13 01:46:13 | 显示全部楼层
其实差别不大,核心思想没有区别,只是代码风格有区别,美洲用verilog的比较多,欧洲用VHDL多点!
发表于 2016-8-15 20:26:36 | 显示全部楼层
VERILOG
发表于 2016-8-19 17:25:23 | 显示全部楼层
只会一点verilog
发表于 2016-8-24 09:36:53 | 显示全部楼层
Verilog和System Verilog一脉相承,肯定用Verilog是未来主流
发表于 2016-8-24 09:38:28 | 显示全部楼层
不过VHDL也有自身优势,在数制转换,下标变换,仿真激励文件读取,Verilog就很弱
发表于 2016-8-30 18:01:10 | 显示全部楼层
听说verilog是主流
发表于 2016-9-1 07:20:47 | 显示全部楼层
直接用systemverilog呗,design和verification用统一的语言不是更好。我们现在的design都用sv了,其实做design跟verilog没什么区别。功能更多一点而已。
发表于 2016-9-1 20:36:36 | 显示全部楼层
VHDL用久了就会觉得太死板了
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