[已解决]关于verilog加法运算溢出的问题

estyzq · 发表于 2011-8-27 23:34:23

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本帖最后由 estyzq 于 2012-2-9 19:06 编辑

有一个3bits的寄存器cnt，如果cnt此时的值为3'b111，那么当cnt+1执行后，cnt应该是3'b000吧？
假设此时有一个reg [2:0] temp=3'b000;
那么if（ temp == cnt+1 ）的判定结果是否应该是真？
为何我用modelsim进行function simulation时，发现if此时的判定是假

orlye · 发表于 2011-8-28 21:20:37

问题就出在楼主的+1上。
不指明位宽的1默认是32位的，也就是32'h0000_0001。
cnt+1是一个3比特加32比特的加法，会将cnt扩展为32比特后相加，因此结果是32'h0000_1000。
最后，tmp==cnt+1，是一个3比特数和32比特数的比较，会将3比特熟扩展成32比特，也就是比较32'h0000_0000与32'h0000_1000。这个当然是假的。
所以楼主应该用+1'b1。