异步设计难题证答

老扁 · 发表于 2005-7-19 16:49:53

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[这个贴子最后由老扁在 2005/07/20 12:53pm 第 2 次编辑]

clk1: 频率F，随机同时并行发送32位数据D和数据有效信号valid
clk2：采样时钟，频率可能是1～4F，和clk1完全异步
怎样设计clk2的接收电路，使数据快速有效地按clk1的发送顺序接收到。
要求：不考虑使用异步fifo的慢速设计，因为地址握手太慢，并且尽量减少数据buffer的使
用。
基本要求：保证解决亚稳态问题，只用4个左右32位的寄存器buffer
。

iamchine · 发表于 2005-7-19 17:54:35

clk1支持类似hready信号吗？否则会丢数据吧？数据有效信号期间数据变化吗？

ahan · 发表于 2005-7-19 17:58:47

慢时钟采快时钟的数据，难度还是有点大也。

老扁 · 发表于 2005-7-19 18:13:46

下面引用由iamchine在 2005/07/19 05:54pm 发表的内容：
clk1支持类似hready信号吗？否则会丢数据吧？数据有效信号期间数据变化吗？

不支持，它只给出valid，valid随时有效，你就得想办法缓存住。

老扁 · 发表于 2005-7-19 18:15:03

[这个贴子最后由老扁在 2005/07/19 09:16pm 第 1 次编辑]

下面引用由ahan在 2005/07/19 05:58pm 发表的内容：
慢时钟采快时钟的数据，难度还是有点大也。

采样时钟是1～4T，应该是快采慢
－－－－－－－－－－－－－
阿憨，不好意思，是俺写错了，应该是4倍频率才是，呵呵

老扁 · 发表于 2005-7-19 18:17:39

这中间还要解决亚稳态问题。
俺搞了个方案要10组32位的buffer，太多了，受不了，必须优化。
高手继续帮忙，俺希望从你们那借鉴一些好的思路。

goodhope · 发表于 2005-7-19 20:16:05

4T 是4倍周期还是4倍频率？

老扁 · 发表于 2005-7-19 21:15:07

下面引用由goodhope在 2005/07/19 08:16pm 发表的内容：
4T 是4倍周期还是4倍频率？

哦，瞧俺糊涂的，应该是4倍频率，呵呵

老扁 · 发表于 2005-7-19 21:22:30

到目前为止，俺的方案采用了4组32位buffer，主要对付clk1：clk2 约＝ 1:1时的亚稳态问题，采样延迟了4个clk左右。
2-4倍频率采样时的方案相对要简单些。
大家如果有更快更少buffer的方案，请不吝赐教。

老扁 · 发表于 2005-7-20 11:13:45

俺的方案失败，继续研究ing
大家有思路了吗？目标4个32位buffer，可以对valid信号编码。。。。

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