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楼主: cleocss

[求助] Verilog中TASK是不是只有组合逻辑时才可以综合?

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发表于 2011-6-15 13:31:47 | 显示全部楼层
task是可以综合时序电路的。。。。
发表于 2011-6-15 16:45:24 | 显示全部楼层
回复 11# happy_1q


    哦?发个例子出来看看。。。。。
发表于 2011-7-26 09:42:52 | 显示全部楼层
我也想知道答案。
发表于 2011-7-27 00:12:28 | 显示全部楼层
回复 12# jackertja

可以综合成时序电路。一本书里举的例子是。
task seq_task;
...
endtask
always @(posedge clk)
begin
  seq_task(input,output);
end
发表于 2011-7-27 00:14:15 | 显示全部楼层
不过推荐尽量用最简单的coding style,既简单易懂,又保证正确性。
发表于 2011-10-24 15:54:40 | 显示全部楼层
task能不能被综合,主要看综合工具能不能将其综合,ISE支持task综合,其它的没试过!
发表于 2011-10-26 07:54:45 | 显示全部楼层
这么麻烦啊
发表于 2012-3-27 13:06:39 | 显示全部楼层
时序逻辑不认task
你确定?
发表于 2012-4-2 10:54:56 | 显示全部楼层
thanks for the information
发表于 2012-4-3 16:28:24 | 显示全部楼层
完全可以不用的
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