急急急！！请教大虾怎么把这个Verilog 语言改写成VHDL语言?!程序的作用是什么啊？！

wycawyc

else
begin
        cnt <= cnt + 1'b1;
        
        if(cnt[11:0]==12'h9db)               
                begin
                        cnt <= 12'h0;
                        out <= 1'b0;
                end
        else if(cnt[11:0]==12'h9db)
                                        begin
                                                out <= 1'b1;
                                        end
你确定这两个数是对的？

henrybai

关键两种语言的赋值语句 太不相同了

kscc0202121

呵呵，真是高手啊！！下面的那个数是12’h456。请教该怎么改成VHDL语言！ 10# wycawyc

kscc0202121

源程序再发一次：
module counter(clk,clr,out);
input clk;
input clr;
output out;
reg out;
reg [11:0]cnt;
always @(posedge clk or negedge clr)
begin
if(!clr)
begin
out<=1’b0;
cnt<=12’b0;
end
else begin
cnt<=cnt+1’b1;
if(cnt[11:0]==12’h9db)
begin
cnt<=12’h0;
out<=1’b0;
end
else if(cnt[11:0]==12’h456)
begin
out<=1’b1;
end
end
end
endmodule


10# wycawyc

kscc0202121

谢谢你的答复。但没想到我写错了程序，后面有位兄弟发现了，而且改的代码也对了。只能把分给他了。对不住啊！ 1# kscc0202121

kscc0202121

不胜感谢！前段时间忙，差点忘了把分给你。呵呵…… 11# wycawyc