FPGA串口通信程序（Verilog HDL带FIFO）

amin2008 · 发表于 2010-7-7 22:21:08

多谢分享

pansouthline · 发表于 2010-7-13 13:50:13

谢谢了呀

wrhwindboy · 发表于 2010-7-17 11:02:48

Thanks again !!!!!!!!!!!!!

yuanshiluoji · 发表于 2010-7-23 18:50:38

谢谢分享

yuanshiluoji · 发表于 2010-7-26 11:27:23

谢谢分享

liuguangbuaa · 发表于 2010-7-28 15:08:58

kankan

diyangguang · 发表于 2010-7-28 23:36:38

10# songdj kaoooooooooooooooo

kizoe · 发表于 2010-7-29 21:19:14

多谢楼主，正需要呢

coolman2000 · 发表于 2010-7-30 23:00:23

hao hao ha

lovemei · 发表于 2010-7-31 08:49:16

所有的人都在叫好，请问LZ在发贴时有没有看过你发上来的代码，你没有真的跑过SIM？
/*************读数据到缓存进程****************************/
always@(posedge clk)
begin
if(!rst_n)begin
WR_ctr=1'b0;
Datainbuf=10'b0;
end
else begin
if(WR)
begin
Datainbuf = {1'b1,Datain[7:0],1'b0}; //读入数据，并把缓存组成一帧数据，10位
WR_ctr = 1'b1; //置开始标志位
end
else if(TI==0)
WR_ctr = 1'b0;
end
end
这是什么样的电路啊！！！

请对你上传的资料质量负责！！！

[原创] FPGA串口通信程序（Verilog HDL带FIFO）

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