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查看: 5206|回复: 12

[求助] 这个波形怎样编写

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发表于 2010-1-5 10:07:11 | 显示全部楼层 |阅读模式
30资产
本帖最后由 220070960 于 2010-1-5 14:17 编辑

想用verilog编写一个波形,延时10u,然后有5个小周期(高脉冲1u,低脉冲2u),然后一直为低电平,然后在有5个小周期,也就是一个大周期里面嵌套小周期。谢谢各位了

发表于 2010-1-5 10:38:07 | 显示全部楼层
:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L:L
发表于 2010-1-5 10:55:13 | 显示全部楼层
才10块啊!没看到你的题目啊!
发表于 2010-1-6 11:48:36 | 显示全部楼层
你的大周期是多少??
发表于 2010-1-6 12:58:10 | 显示全部楼层
计数器
发表于 2010-1-6 13:47:04 | 显示全部楼层
想用verilog编写一个波形,延时10u,然后有5个小周期(高脉冲1u,低脉冲2u),然后一直为低电平,然后在有5个小周期,也就是一个大周期里面嵌套小周期。

只看题目好像挺简单。
不知道你的clk是多少,如果是100M,那一个时钟周期就是10ns
延时10u,就 #1000 就可以实现;
5个小周期(高脉冲1u,低脉冲2u):用一个计数器,高的时候开始计时,计够100后拉低,清零,再计够200的时候,拉高,如此反复5次
然后在有5个小周期:计数器再保持5个周期~
发表于 2010-1-6 19:39:42 | 显示全部楼层
可以这样用两个进程(用同一时钟触发),一个用来产生(高脉冲1u,低脉冲2u)的周期信号,另一个进程用计数器产生一个开始10us是低电平然后15us(5个小周期)是高电平,再是中间一段时间低电平,然后再是15us(5个小周期)是高电平信号,最后用assign语句将两个进程的输出信号相与
发表于 2010-1-6 22:47:30 | 显示全部楼层
用个计数器应该就可以了
发表于 2010-1-6 22:55:26 | 显示全部楼层
我想问你,一个周期是多长啊?
发表于 2010-1-6 23:30:36 | 显示全部楼层
楼主给的条件不完全,但用一个或两个计数器就可以搞得定
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