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[求助] vcs+verdi混仿Verilog+vhdl的问题

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发表于 2009-12-30 13:49:19 | 显示全部楼层 |阅读模式

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vcs+verdi混仿verilog+vhdl,vhdl部分down出来的波形不能再verdi中trace....
有人说因为vcs跑出来的信号全是大写,而verdi认为信号全是小写,我在软件里面看好像是这么回事,nWave中可以加信号,而且有波形,但是nTrace中就变成unrecognized的了....
求助高手此问题如何解决?
多谢!!!!
发表于 2011-1-21 18:12:16 | 显示全部楼层
恩,看看user guide啊
发表于 2011-1-21 19:50:43 | 显示全部楼层
需要指定正确的verdi pli。
对于vcs仿真器,verdi pli有3种,一种是纯verilog,一种是纯vhdl,另一种是混合hdl的(Verilog,vhdl,systemverilog)。
你需要指定混合hdl的那个,通常叫做*_mhpi_*,对于其它仿真器也是类似的。
楼主可以看一下verdi安装目录下的PLI目录,就知道了。
对于verdi2010.07版本,当使用ius仿真器时,可以指定PLI,也就是LD_LIBRARY_PATH为pli目录下的IUS(大写),就可以支持mixed hdl了。如果是vcs或vcs_mx则可以指定VCS(大写),但是这个大写VCS目前还是beta,会出现一个warning,所以还是推荐前面那种指定*_mhpi_*的pli。
发表于 2011-5-24 12:07:30 | 显示全部楼层
发表于 2012-1-10 09:57:32 | 显示全部楼层
看看了,学习了
发表于 2012-1-10 16:12:19 | 显示全部楼层
回复 4# dlb05061131


    讲的很详细
发表于 2012-3-23 17:51:54 | 显示全部楼层
3楼正解,就是这个问题
发表于 2012-5-3 09:46:34 | 显示全部楼层
敢问各位高手 ,怎么用vcs对verilog和vhdl做混合编译仿真啊?我在编译的时候报错啊!
发表于 2012-6-27 15:40:56 | 显示全部楼层
什么问题?
发表于 2012-10-26 16:27:25 | 显示全部楼层
球童。。分享,,参观下
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