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[转帖]Synopsys工具介绍

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发表于 2004-9-21 22:00:50 | 显示全部楼层 |阅读模式

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VCS
  VCS是编译型verilog模拟器,它完全支持OVI标准的Verilog hdl语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的asic设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。
Vera
  Vera验证系统满足了验证的需要,允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品,从单片ASIC到多片ASIC组成的计算机和网络系统,从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量,然后将其结合到test-bench中以尽可能充分测试所设计的电路。Vera验证系统适用于功能验证的各个层次,它具有以下特点:与设计环境的紧密集成、
  启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。
  Synopsys公司刚刚推出了新的混合形式验证工具Magellan。Magellan将新的高性能形式工具引擎和内置VCS仿真工具引擎的强大能力相结合,以帮助工程师,发现可能掩藏于设计深层的需要仿真几千个周期才能发现的设计错误。Magellan独特的混合型结构的设计考虑,是为了处理数百万门级的设计和提供排除了会产生不利影响的误报之后的确定性结果。新增的Magellan通过实现层次化验证(一种可以使设计的设定和断言功能重复使用的强大的可验证设计技术),加强了Synopsys 的Discovery?验证平台的能力。Magellan支持用Verilog 和VHDL所做的设计,并被构建成符合正在成熟的SystemVerilog标准的工具。
  Magellan的混合型结构使得这一工具能够在大规模的数百万门级设计中应用形式验证技术。这一结构独特地将VCS达到设计深层的能力和形式验证引擎进行高级数学分析的能力相结合,来进行寻找设计错误的工作。将Magellan内置的VCS和形式验证引擎相互适应地和明确地彼此利用,使得设计者能够发现可能掩藏于深层设计需要几千个仿真周期才能发现的情况复杂的设计错误,从而节省了时间并减少了反复次数。
  Magellan通过排除会产生不利影响的误报并发送确定性结果,进一步提升验证能力。与传统的寄存器转换级(register transfer level ,RTL)形式验证工具不同的是,Magellan帮助确保通过使用其内置的VCS引擎对其形式工具引擎所发现的特性违反进行验证,使这些特性违反在被报告之前,能够在真实仿真环境中被复制。
  新增了Magellan之后,现在Synopsys的Discovery 验证平台实现了层次化验证,这是强大的DFV(可验证设计)技术,其中通过VCS 和Vera将模块级设定和断言作为芯片级监控手段自动地重复使用。这一在统一验证平台下进行层次化验证的能力,确保了设计设定的彻底验证,同时提升了设计者的整体验证能力和水平。
                             
1. LEDA
  LEDA?是可编程的语法和设计规范检查工具,它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查,加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成,提高设计者分析代码的能力。

3.Scirocco
  Scirocco是迄今为止性能最好的VHDL模拟器,并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术,即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存,大大加快了验证的速度,并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。

5. Physical Compiler
  Physical Compiler?解决0.18微米以下工艺技术的IC设计环境,是Synopsys物理综合流程的最基本的模块,它将综合、布局、布线集成于一体,让RTL设计者可以在最短的时间内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设计流程中,Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估性和时序收敛性。
6. ClockTree Compiler
  ClockTree Compiler是嵌入于Physical Compiler的工具,它帮助设计者解决深亚微米IC设计中时钟树的时序问题。它不仅能够简化设计流程,而且可以极大的提高时钟树的质量:对于插入延时有5%-20%的改进,对时钟偏移有5%-10%的改进。
7. DC-Expert
  DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计,Synopsys的逻辑综合工具占据91%的市场份额。
  DC Expert是十二年来工业界标准的逻辑综合工具,也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式,如硬件描述语言、原理图和网表等,并产生多种性能报告,在缩短设计时间的同时提高设计性能。
8. DC Ultra
  对于当今所有的IC设计,DC Ultra? 是可以利用的最好的综合平台。它扩展了DC Expert的功能,包括许多高级的综合优化算法,让关键路径的分析和优化在最短的时间内完成。在其中集成的Module Compiler数据通路综合技术, DC Ultra利用同样的VHDL/Verilog流程,能够创造处又快又小的电路。
9. DFT Compiler
  DFT Compiler®提供独创的“一遍测试综合”技术和解决方案。它和Design Compiler、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,很快而且方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。
10. Power Compiler
  Power Compiler®提供简便的功耗优化能力,能够自动将设计的功耗最小化,提供综合前的功耗预估能力,让设计者可以更好的规划功耗分布,在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上,是业界唯一的可以同时优化时序、功耗和面积的综合工具。
11. FPGA Compiler II
  FPGA Compiler II是一个专用于快速开发高品质FPGA产品的逻辑综合工具,可以根据设计者的约束条件,针对特定的FPGA结构(物理结构)在性能与面积方面对设计进行优化,自动地完成电路的逻辑实现过程,从而大大降低了FPGA设计的复杂度。FPGA Compiler II利用了特殊的结构化算法,结合高层次电路综合方法,充分利用复杂的FPGA结构将设计输入综合成为满足设计约束条件,以宏单元或LUT为基本模块的电路,可以多种格式输出到用户的编程系统中。FPGA Compiler II为FPGA设计者提供高层次设计方法,并为IC设计者用FPGA做样片而最后转换到ASIC提供了有效的实现途径。
12. PrimeTime
  PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程,让设计者分析并解决复杂的时序问题,并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。
13. Formality
  Formality 是高性能、高速度的全芯片的形式验证:等效性检查工具。它比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中,用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期,在扫描链插入、时钟树综合、优化、人工网表编辑等等之后,以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来,一个工程师可以在一天内运行多次验证,而不是一天或一周只完成一次动态仿真验证。
14. ASTROTM
  Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术:PhySiSys和Milkyway DUO结构。
15.APOLLO-IITM
  Apollo-II是世界领先的VDSM布局布线工具。它能对芯片集成系统的VDSM设计进行时序、面积、噪声和功耗的优化。Apollo-II的优点:
→ 使用专利布局布线算法,产生出最高密度的设计
→ 使用先进的全路径时序驱动的布局布线、综合时钟树算法和通用时序引擎,获得快速时序收敛
→ 与Saturn和Mars一起使用,可提供对时序、功耗和噪声的进一步优化
→ 应用了如天线和连接孔等先进特性,能适应VDSM的工艺要求
→ 高效强大的ECO管理和递增式处理,确保最新的设计更改能快速实现
16.MARS-RAILTM
  Mars-Rail用于功耗和电漂移的分析和优化,以完成低功耗高可靠性的设计。它将自动在Apollo-II的布局布线中起作用。Mars-Rail的优点:
17.MARS-XTALKTM
  Mars-Xtalk可以进行充分的串扰分析,并能够进行防止串扰发生的布局和布线,解决超深亚微米芯片设计中的信号完整性问题。
18-19 COSMOS LE/SETM
  Synopsys的Cosmos解决方案可以进行自前向后的混合信号、全定制IC设计。它可以很好的处理自动化的设计流程和设计的灵便性,使得设计周期可以缩短数周甚至几个月。CosmosLE提供了一个基于Milkyway数据库的完整物理IC设计环境,同时可以无缝集成,动态交互操作所有Synopsys公司领先的物理设计工具。同时,CosmosSE还提供了一个易用的、基于Synopsys仿真工具的仿真环境,可以让设计者从不同的抽象层次来分析电路是否符合要求。
20.HERCULES-IITM
  作为物理验证的领先者,Hercules-II能验证超过1亿只晶体管的微处理器、超过1000万门的ASIC和256MB的DRAM,推动技术前沿不断进步。Hercules通过提供最快的运行时间和高速有效的纠错(debugging)来缩短IC设计的周期。它综合且强大的图形界面能迅速帮助设计者发现并处理设计错误。Herculus具有进行层次设计的成熟算法,进行flat processing的优化引擎和自动确定如何进行每个区域数据处理的能力—这些技术缩短了运行时间,提高了验证的精确度。

21.NanoSim (STAR-SIMXT)
  NanoSim集成了业界最优秀的电路仿真技术,支持Verilog-A和对VCS仿真器的接口,能够进行高级电路仿真的工具,其中包括存储器仿真和混合信号的仿真。通过Hierarchical Array Reduction (HAR)技术,NanoSim 几乎可以仿真无限大的仿真存储器阵列。
  Star-SimXT 是一个准确、高容量、高绩效、易用的瞬态电路仿真软件。Star-SimXT 能够处理超过500万电路元件的设计,提供的电流电压波形图与SPICE结果的误差小于5%,而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用现有的 Spice 模型。
22.STAR-HSPICETM
  Star-Hspice 是高精确度的模拟电路仿真软件,是世界上最广泛应用的电路仿真软件,它无与伦比的高精确度和收敛性已经被证明适用于广泛的电路设计。Star-Hspice 能提供设计规格要求的最大可能的准确度。
23.STAR-RCXTTM
  Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参数提取,Star-RCXT还可以提供内建的电容电阻数据压缩,延时计算以及噪声分析。Star-RCXT 提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于Synopsys、SinglePass 流程。
24.TetraMAX ATPG
  TetraMAX? ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。
25. DesignWare
  DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合,包括逻辑、算术、存储和专用元件系列,超过140个模块。DesignWare和Design Compiler的结合可以极大地改进综合的结果,并缩短设计周期。
  Synopsys在DesignWare中还融合了更复杂的商业IP(无需额外付费)目前已有8051微控制器、PCI,PCI-X,USB2.0,MemoryBIST,AMBA SoC结构仿真,AMBA总线控制器等IP模块。
   DesignWare中还包括一个巨大的仿真模型库,其中包括170,000多种器件的代时序的功能级仿真模型,包括FPGAs (Xilinx, Altera,…), uP, dsp, uC, peripherals, memories, common logic, Memory等。还有总线(Bus-Interface)模型PCI-X,USB2.0,AMBA, Infiniband, Ethernet, IEEE1394等,以及cpu的总线功能仿真模型包括arm, mips, PowerPC等

发表于 2004-9-22 13:30:41 | 显示全部楼层

[转帖]Synopsys工具介绍

说得好,有道理!!!
发表于 2004-10-8 20:51:32 | 显示全部楼层

[转帖]Synopsys工具介绍

要得到这些工具可不容易啊
发表于 2004-10-11 11:25:31 | 显示全部楼层

[转帖]Synopsys工具介绍

收藏!
有没有Cadence的工具介绍阿?
发表于 2004-10-16 19:45:11 | 显示全部楼层

[转帖]Synopsys工具介绍

cadence软件产品介绍
转自水木清华BBS
cadence公司是一家eda软件公司。成立于1988年。
其主要产品线从上层的系统级设计到逻辑综合到低层的布局布线,
还包括封装、电路版pcb设计等等多个方向。下面主要介绍其产品线的范围。
1、板级电路设计系统。
包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括:
A、Concept HDL原理图设计输入工具,有for NT和for Unix的产品。
B、Check Plus HDL原理图设计规则检查工具。(NT & Unix)
C、SPECTRA Quest Engineer PCB版图布局规划工具(NT & Unix)
D、Allegro Expert专家级PCB版图编辑工具 (NT & Unix)
E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具
F、SigNoise信噪分析工具
G、EMControl 电磁兼容性检查工具
H、Synplify FPGA / CPLD综合工具
I、HDL Analyst HDL分析器
J、Advanced Package Designer先进的MCM封装设计工具
2、Alta系统级无线设计
这一块的产品主要是应用于网络方面的,我个人以为。尤其是它包括有一套的gsm模型,很容易搞cdma等等之类的东西的开发。
但是我觉得做信号处理和图象处理也可以用它,因为它里面内的spw太牛了,至少是看起来是,spw最牛的地方就是和hds的接口,和matlab的接口。matlab里面的很多模型可以直接调入spw,然后用hds生成c语言仿真代码或者是hdl语言仿真代码。(这我没有license,没有试过,看openbook上说的)。也就是说,要是简单行事的话,就可以直接用matlab做个模型,然后就做到版图了,呵呵。
Alta主要有下面的一些Package:
A、SPW (Cierto Signal Processing Work System)信号处理系统。
可以说,spw包括了matlab的很多功能,连demo都有点象,呵呵。它是面向电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。
它里面非常有意思的就是信号计算器。
B、HDS (Hardware Design System)硬件系统设计系统
它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。
C、Mutimedia多媒体 (Multimedia Design Kit)
我没有见识过这部分的东东。在产品发布会的演示上看起来倒是很有意思。据说可以很快的生成一个多媒体的应用环境。
它可以进行多媒体应用的设计,包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。
D、无线技术Wireless(IS-136 Verification Environment)
无线电技术标准系统级验证工具,可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后,就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序(testbench)。
E、IS-95无线标准系统级验证
同上。呵呵。
F、BONeS网络衉议分析和验证的设计工具。
这个东东看起来很有意思。它是一套软件系统,专门用来做多媒体网络结构和衉议的设计这个东东看起来很有意思。它是一套软件系统,专门用来做多媒体网络结构和衉议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型,并建立一个完整的
无线网络的运作模型。例如,用户可以改进atm转换器的算法,并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。
G、VCC 虚拟衉同设计工具包
它是用来进行基于可重用的ip核的系统级设计环境。
在上面的这些东西中,我觉得很重要的还是需要有库的支持,例如在spw里面就要有对应的不同的算法的hdl库的支持,才能够得到最后rtl级的实现。在大学版中,这些部分的license和部分bin代码也没有提供。
3、逻糭设计与验证(LDV)设计流程
这部分的软件大家都应该是很熟悉的,因为pc版的d版好象现在已綺很普及了。^-^
这里简单介绍一下cadence的ldv流程,虽然感觉大家用synopssy还是居多。
首先是老板产生一个创意,然后就是设计人员(学生)使用vhdl或者是verilog语言对设计来进行描述,生成hdl代码。然后,可以用Verilog-XL, NC-Verilog, LeapfrogVHDL NC-VHDL等工具来进行行为级仿真,判断设计的可行性,验证模块的功能和设计的debug。然后是调试和分析环境中使用代码处理箱(verisure/for verilog) (VHDLCover/for VHDL)分析仿真结果,验证测试级别。然后用Ambit BuildGates进行综合,并使用综合后的时延估计(SDF文件)来进行门级仿真,然后再使用verifault进行故障仿真。
以上是很简单的一个流程,实际上系统级设计后,就应该进行设计仿真的,要是设计是一个大的模块的话。而且在综合的时候,写综合限制文件也是很麻烦的,要求很多次的反复。上面的流程还不包括测试的加入(如扫描啦什么的)。上面的流程对于小设计是可以的。
LDV包括的模块有下面的这些东西:
A、verilog-xl仿真器
这个不用多说了,这是业界的标准。
B、Leapfrog VHDL仿真器
支持混合语言的仿真,其vhdl语言的仿真是通过编译后仿真,加快了速度。
C、Affirma NC Verilog仿真器
其主要的特点是适合于大系统的仿真。
D、Affirma NC VHDL仿真器
适用于VHDL语言的仿真。
E、Affirema 形式验证工具--等价检验器
F、Verifault-XL 故障仿真器
感觉故障仿真是最费时间的仿真步骤。用来测试芯片的可测性设计的。
G、VeriSure代码覆盖率检查工具
H、Envisia Build Gates 综合工具
Ambit 的BuildGates的特性中,我觉得最好用的应该是它的PKS的feature,当然,呵呵我没有它的license。因为在pks feature中,ambit可以调用se的pdp等物理布局工具来进行时延估计。这样的话,我觉得它的Timing 会比synopsys要好。
在我试过的synopsys的小的设计中,大概它的误差在100%左右,呵呵。综合后时间是2.9ns,布局布线和优化后的时间是5ns。
可是ambit的综合肯定是要比synopsys的差的,因为它没有很大的库的支持,在大的逻辑块的综合的时候我觉得就可以很明显的感觉出来的。我没有具体试过,那位大虾有时间可以比较一下他们的综合特性。
4、时序驱动的深亚微米设计
这部分是底层设计的软件。底层设计的工作我感觉是细活,来来回回是需要走很多次重复的流程的。在以前的设计流程中( .6um及其以上 ),一般情况下对于连线延时是可以不用考虑,或是说它们对设计的影响不算很大。在设计完成后,做一下pex,然后仿真一下,小设计的话,多半是可以通过的。
现在的很多软件都直接在布局阶段就将线路延时考虑进去,这也是现在的深亚微米设计的要求。因为在设计中,连线延时对整体设计的影响很大,因此甚至在综合阶段就需要考虑到floorplan的影响。synopsys和ambit和jupiter(Avanti!公司的综合软件)等在它们的综合过程中都加入了这样的考虑。
candence的软件中,有SE和design planner两个主要的软件来进行时序驱动的设计,cadence 的这块的软件推出很早,可惜就是更新比较慢,现在象avanti公司的软件都把布局布线,时序分析和综合等等几乎全套的流程都统一起来的时候,cadence现在在底层还没有什么创新的地方,还是几年前的模样。
Cadence 的底层软件有下面这些:
A、逻辑设计规划器。
这是用于设计早期的规划工具。其主要用途是延时预测、生成供综合工具使用的线路负载模型。这个工具是用来在物理设计的早期象逻辑设计者提供设计的物理信息。
B、物理设计规划器。
物理设计的前期规划。对于大型设计而言,物理设计的前期规划非常重要。很多流程中,在前期的物理规划(floorplan)结束后,就需要一次反标验证设计的时序。
C、SE (Silicon Ensemble)布局布线器
se是一个布局布线的平台,它可以提供多个布局布线及后期处理软件的接口。
D、PBO Optimization基于布局的优化工具
E、CT-GEN 时钟树生成工具
F、RC参数提取
HyperRules规生成,HyperExtract RC提取,RC简化,和delay计算
F、Pearl静态时序分析
Pearl 除了界面友好的特点外,还有就是可以和spice仿真器交换数据来进行关键路径的仿真。
G、Vampire验证工具

5、全定制ic设计工具
这部分偶不熟,先敲上去再说。这部分的工具包括:
A、Virtuos Schematic Composer : IC Design Entry 它是可以进行混合输入的原理图输入方式。支持 vhdl/hdl语言的文本输入。
B、Affirma Analog DEsign Environment
这是一个很好的混合信号设计环境
C、Virtuos Layout Editor版图编辑
它支持参数化单元,应该是一个很好的特性。
D、Affirma Spectra 高级电路仿真器
和hspice一类的仿真器。
E、Virtuoso Layout Synthesizer
直接的layout生成工具,小规模设计环境
F、Assura 验证 环境,包括diva
G、dracula验证和参数提取包
H、ICCragtsman 布局设计的环境。在面向ip的设计中比较合适。
发表于 2004-10-19 14:25:20 | 显示全部楼层

[转帖]Synopsys工具介绍

晕了,大部分没听说过!
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发表于 2006-8-28 09:28:08 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2006-8-28 16:35:54 | 显示全部楼层
非常感谢!
发表于 2006-8-29 21:09:14 | 显示全部楼层
楼主介绍得挺全面的,很受益!
发表于 2006-9-22 12:52:15 | 显示全部楼层
不错,支持
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