菜鸟请教！FPGA中DFF序列为何不能输出高电平？

xhch · 发表于 2008-10-18 20:00:26

我现在需要一个8位DFF(上升沿触发)序列并行采集信号(20ms一次，有效信号为低电平，如无信号，输出应为常高)，然后串行输出。时钟只有输出8位信息时才有，平时为高电平。我是通过置0置1端采集信息的，第一个DFF的D端接到VCC，上电时所有DFF全部置1.为什么烧到FPGA里测试时，输出总是高一下就下来呢？问题出在哪呢？请各位大侠高手支招！！！小弟感激不尽！

qushaobo · 发表于 2009-7-9 14:22:46

找时间去试一试.

coldsummer · 发表于 2009-7-9 22:52:59

查查你采样的信号的值，复位后是否不发生跳变的情况（菜鸟建议，希望有用）

pipida · 发表于 2009-7-10 05:05:01

It looks like your set/reset does not work well. Are you sure the signal can go from rail to rail. If it stays somewhere between 0 and 1 (or long up and down times), problems will happen.

菜鸟请教！FPGA中DFF序列为何不能输出高电平？

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