时序收敛终极优化构想

jackzhang · 发表于 2018-5-15 11:34:34

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今天看到论坛网友的博客发了一篇：时序收敛终极优化构想的文章，感觉不错，因此转发过来，希望大家一起讨论。（如果作者看到了觉得不妥，可以删除，谢谢。）博客作者：mervin_li
博客链接：http://www.eetop.cn/blog/html/44/1582944-6187009.html
内容：

芯片制造工艺不断的发展，8寸晶圆，12寸晶圆量产均已成熟，同时先进制程也在按着摩尔定律的预测一步步精进，28，16，12，7，7+，5nm等，目前7nm已经成功量产，接下来就是5nm了。从制造工艺的角度来看，芯片的性能得到不断的优化，那么从后段工程师的角度，我们可以有什么样的策略来提高芯片的性能呢？

作为一个从事后端PR工作的战士，虽然拿着苦力的薪水，但偶尔也会操一点将军的心。就从后端时序优化的角度来看，能否有一个理想的策略来提高芯片的性能？收敛时序的同时，降低功耗，缩小面积。

个人构思，如果能充分利用timing path的余量，控制最大余量和关键路径的最小余量在一个最小范围内，这样就可以节省很多资源。

问题背景：在后端的时序优化过程中，由于netlist的设计和floorplan的摆放会存在一些path 在优化之后有较大的余量，而critical path仅仅刚达到signoff标准。那么，芯片的性能还是受制于critical path。如果能够均衡的分配，让最大和最小的slack控制在一个最小范围内，那么就可以节省不必要的buffer，inv等，clock也可以相应的做短，从而达到一种理想的充分利用资源的状态，把小小的芯片的利用率发挥到最大。

可行性分析：想要实现这一目标，需要克服的困难主要有，1.网标的设计是否合理？这方面可以通过前后端合作迭代来优化。2.floorplan的摆放是否合理？这个可以通过摆放和place迭代优化。3.时序优化的理想过程，能综合考虑最大和最小slack 路径的相互关系，做到最优的收敛？这一点是表现出来的最难的地方，但其实是基于前面两个阶段是否能做好产生的问题。

其实在EDA工具方面已经有相应的改进措施，只是还缺乏项目的普适性，在未来AI技术发展日趋成熟的时候，不断进行工具的自学习，吸收大量design的特点进行迭代，从而实现一个接近理想化的收敛。目前，这种思想已经在EDA工具中初见雏形，例如ccopt，就是结合了cts和opt进行长tree和opt的同时进行，这时候就可以利用到clock上的有用的skew，进一步充分利用前后级的slack资源。那么，推而广之，如果能在网标的综合，后端的floorplan，place阶段就考虑到这种充分利用slack的算法思想，那么久可以在后期更容易实现资源的最大化利用。