Verilog中case语句嵌套出现的问题

atuhappy

为什么不用assign呢

guanfree

程序太大了，所以没法贴出来。
不用assign的原因也是因为它太复杂了，用assign不方便，而且改动困难，还不能直观地看出操作的意义。
框架是：
if   begin
     if  begin
         casex(ir)
          i1:begin
              ……
              end
          i2:begin
              ……
              end
          i3:begin
              ……
              end
          i4:begin
              ……
              end
            ……
         endcase
     end
     else if  begin
casex(ir)
          i1:begin
              ……
              end
          i2:begin
              ……
              end
          i3:begin
              ……
              end
          i4:begin
              ……
              end
            ……
         
     end
     else if  begin
casex(ir)
          i1:begin
              ……
              end
          i2:begin
              ……
              end
          i3:begin
              ……
              end
          i4:begin
              ……
              end
            ……
         
     end
     else begin
           ……
     end
end
else if  begin
     同上
end
else if  begin
     同上
end
   ……
case分支里有许多种情况，在每个case块里，都存在内容是一样的项。

laokai

改成并行的不带优先级的
case({所有条件})

endcase
把if 的条件和 case 的条件都放到一个case里去这样就好了。