Verilog中case语句嵌套出现的问题

guanfree · 发表于 2003-9-10 15:13:45

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最近，我在写程序的时候出现一个问题：组合逻辑的always块出现了不希望的锁存器。我把所有的case都加上了default，还是不好使。这个程序没有什么奇怪的地方，就是使用了case的嵌套。不知道大家有没有过相同的经历，如何解决这个问题。

atuhappy · 发表于 2003-9-10 15:32:53

always中的赋值语句要求对象是reg类型的

guanfree · 发表于 2003-9-10 15:56:28

是呀，用always块可以使用reg型对象来形成组合逻辑，如果条件定义完全的话，应该不会出现锁存器的。

bravelu · 发表于 2003-9-10 16:05:10

确实存在这个问题，我也遇到过，不是说加了defaule就一定不会生成latch。虽然这个问题可能可以用full case的编译向导解决，但是我现在也还没研究到底为什么，有空做做实验，研究一下。

ly123 · 发表于 2003-9-10 16:08:43

case语句里还有其他的判断语句吗？如果有并且判断信号不在敏感列表里，是会生成latch的

bravelu · 发表于 2003-9-10 16:14:50

在嵌套情况下，敏感变量写全了，并且加了default也有可能生成latch

ly123 · 发表于 2003-9-10 16:33:57

能给个例子吗？想研究下

guanfree · 发表于 2003-9-10 16:42:08

我解决了这个问题。出现这个问题的原因是case语句不能套用，我把简单的分支都改成if－else结构，复杂的分支还是使用case，这样就没有锁存了。
在综合结束后，出现这样的信息：case choices are mutually exclusive; inferring parallel case。大家帮忙看一下，这是怎么回事，是不是由于case分支中的存在有相同的结果的两个分支而导致的？