仿真卡死

yueyuedong · 发表于 2021-10-17 21:35:05

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在验证一个ip的时候，由于设计模块中三个信号互相assig形成了一个环路，使得我的验证环境一下卡在了某个时间点，不继续忘下走，想问一下这是什么原因呢，dut不是没有放在initial中吗？应该不影响仿真继续执行呢，而且我的验证环境中也没有死等dut中某个信号的代码，大佬们解答一下

空白MAX · 发表于 2021-10-18 00:50:23

为什么要环路？合理吗

saipolo · 发表于 2021-10-18 13:37:49

assign成了环路，代码检查工具没检查出来？没做代码质量检查就交给验证？

年轻的韭菜 · 发表于 2021-10-18 14:09:45

先让设计跑了lint，如果多个时钟域，还要跑cdc。然后在hand-off给你。

gaurson · 发表于 2021-10-18 19:14:51

就类似于你走进了一个没有时间delay的无限循环进程一样。。。。。。

saipolo · 发表于 2021-10-19 09:32:06

年轻的韭菜发表于 2021-10-18 14:09
先让设计跑了lint，如果多个时钟域，还要跑cdc。然后在hand-off给你。

韭菜哥说得对。流程顺畅合理，按规定办事，后面能省去很多无用功

yueyuedong · 发表于 2021-11-22 19:11:22

空白MAX 发表于 2021-10-18 00:50
为什么要环路？合理吗

确实不合理，设计那个leda检查出问题了

yueyuedong · 发表于 2021-11-22 19:12:44

saipolo 发表于 2021-10-18 13:37
assign成了环路，代码检查工具没检查出来？没做代码质量检查就交给验证？

是的，后面代码检查工具检查出来了

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