请问Xilinx是否推荐基于Slice内部的专用Multiplexers（F7MUX, F8MUX, F9MUX）实现宽输入的逻辑表达...

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如题。我已就此问题在Xilinx官方中文社区向Xilinx提出咨询：请问Xilinx是否推荐基于Slice内部的专用Multiplexers（F7MUX, F8MUX, F9MUX）实现宽输入的逻辑表达式？
目前正在等待Xilinx的答复。

在此处发帖是想看看坛内是否有朋友对此问题感兴趣，并愿意使用Synopsys等第三方工具综合试验一下是什么情况？（因为我不会使用Synopsys，电脑里面也没有安装）

问题起源于我有这样一个设计，在一个状态机控制的串行移位的设计中，我需要要根据某个状态（我的设计中命名为FSM1_IsStop）来确定我的比特计数器（一个6-bits的小型向下计数器，在我的设计中命名为bitCNT）满状态的条件，我希望设计成FSM1_IsStop = '0'，时，以bitCNT = 0为计数器满的条件；当FSM1_IsStop = '1'时，以bitCNT = 1为计数器满的条件。

我的构想是bitCNT =0 和bitCNT = 1这两个逻辑判断刚好可分别用一个LUT6实现，然后将此两个LUT6的O6送至与它们相连的MUXF7的I0，I1，再用FSM1_IsStop这个信号作为此MUXF7的S输入端。

我尝试了以下两种代码写法，均没有实现我想要的电路：


两种代码风格，ISE综合后的电路结果一致，如下图：

但这个电路不是我最初构想的，直到我手动例化MUXF7原语，方能实现我的设计目标，代码修改为下图：


综合后的电路结果满足我的预期，如下图：



那么，我的疑问是：

1）我的初始代码应该还是比较清楚的表达了我的设计意图，但ISE在综合时似乎并不倾向于使用Slice内的Multiplexers来实现宽输入的逻辑表达式？

2）请问Xilinx是否推荐手动例化原语的方式实现基于Multiplexers设计宽输入的逻辑表达式？

3）如果推荐，请问就本例设计来说，是否确认能获得更高的设计性能？我的担心是，ISE并未选择此方式，是否是有什么我忽略了的潜在风险？

fengbohan1

大佬你贴的链接貌似有问题，我找到了你在xilinx论坛上的帖子，更新一下链接。

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fengbohan1 发表于 2021-11-26 18:05
大佬你贴的链接貌似有问题，我找到了你在xilinx论坛上的帖子，更新一下链接。 ...

谢谢！
Xilinx前段时间升级了论坛，导致升级之前的链接引用失效，xilinx的论坛中就此问题都吵翻了，我一直等着他们自己解决呢。毕竟，在xilinx升级论坛前全网对其论坛链接的引用量还是非常大的，如果他们不解决，损失更大的应该是xilinx。