请问大神们：有没有跨FPGA平台的RTL加密办法？

hunle · 发表于 2021-9-16 22:29:47

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1、verilog代码应该怎样加密进行保护？2、是否有一种办法或者工具对RTL进行加密保护，但是加密后的代码能跨平台在各家FPGA EDA进行综合？

谢谢各路大神赐教

轩辕志瑜 · 发表于 2021-9-17 00:56:13

如果各大EDA有提供类似插件开发的功能可以通过开发自有插件的方式实现，如果没有那只能开发自己的软件然后让用户在脚本里调用自己开发的软件进行解密综合完成后清理解密缓存，通过后台守护程序监视用户操作和管理项目文件。。。略，这样做没有平台限制，用户要做的无非就是添加一段代码调用解密流程要用到的工具。

asic_service · 发表于 2021-9-17 09:04:27

非要给RTL code吗？给网表可以不？
加密后的RTL(也看不到，不能阅读)，跟网表有啥差异呢？

hunle · 发表于 2021-9-17 10:17:00

asic_service 发表于 2021-9-17 09:04
非要给RTL code吗？给网表可以不？
加密后的RTL(也看不到，不能阅读)，跟网表有啥差异呢？ ...

网表OK的
1、如果项目组成员写完代码，各自做完仿真，最后需要合在一起仿真的时候，怎样保持不同人之间代码的不可见性？

2、以及，最后上FPGA调试时，万一加密的RTL或者网表有bug，怎样进行追踪和调试？是回到仿真重新debug和收敛，还是怎么操作及有效又能保护代码？

hunle · 发表于 2021-9-17 10:31:07

轩辕志瑜发表于 2021-9-17 00:56
如果各大EDA有提供类似插件开发的功能可以通过开发自有插件的方式实现，如果没有那只能开发自己的软件然后 ...

这个方法不错，不过需要有人搞插件，可能搞起来又是个工程。。。

VCS加密->仿真->synplify综合->网表->各家FPGA EDA进行布局布线，这样操作可行否？

asic_service · 发表于 2021-9-17 10:57:34

如果自己内部人都要防着的话，考虑过写code工程师的感受吗？

一般就是靠server啦，设置权限，不能下载，不能查U盘。一般code还是给看的，毕竟提升设计能力，方便debug。

hunle · 发表于 2021-9-17 11:05:10

本帖最后由 hunle 于 2021-9-17 11:21 编辑

asic_service 发表于 2021-9-17 10:57
如果自己内部人都要防着的话，考虑过写code工程师的感受吗？

很多小公司代码管控约等于0，代码传来传去的，有的人一走东西都带走了，这个也很现实啊
其实重点是怎样管控代码。大公司个人电脑端口全封，基于服务器开发，代码不加密也不容易外泄。小公司要能做到这点并不容易，也是不得不面对的问题

像我在的这家公司，管事的觉得封端口不现实，给鼠标键盘 JTAG的USB口打胶固定也不现实，说是员工把胶撕了说是脱落一样能拷出来

。。。。
后来给电脑装了加密软件，但是加密软件监管得多电脑卡，监管的少就不知道有没有啥漏了，自以为高枕无忧，实际上却是马奇诺

y23angchen · 发表于 2021-9-18 14:07:11

代码都不让看，出问题还让员工debug？黑盒debug？简直了。。。

asic_service · 发表于 2021-9-18 14:33:30

hunle 发表于 2021-9-17 11:05
很多小公司代码管控约等于0，代码传来传去的，有的人一走东西都带走了，这个也很现实啊
其实重点是怎样管 ...

可以主体在server上，用廋客户机VNC连接server。廋客户可以在系统驱动层面把USB封死（只留鼠标键盘）。
然后在配置个笔记本，写文案。

hunle · 发表于 2021-9-18 16:53:24

y23angchen 发表于 2021-9-18 14:07
代码都不让看，出问题还让员工debug？黑盒debug？简直了。。。

探讨下嘛，不合理的地方让大家见笑了
加密可能只能对经过仿真、验证、测试并且做成库的进行加密

正在进行的代码需要debug确实不合理

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