关于power和先进工艺std cell

xingyun666666

请教，先进工艺：
1.std cel的面积大小更小，但是pin的数目不变？
2.std cell的lvt中的开启阈值电压也越小？为什么
3.功耗分析时，每个instance的电流模型是PWL Current Model，PWL是指？

莫名晴天

1.是的，std的cell的逻辑功能决定了它的pin的数目，所以pin数目不变。
2.开启阈值电压小，是因为它的载流子参杂浓度变高了，让电流更容易导通了，这个理解可能不太准确。
3.不懂。。。

jake

PWL - piecewise linear

xingyun666666

莫名晴天 发表于 2021-8-12 22:55
1.是的，std的cell的逻辑功能决定了它的pin的数目，所以pin数目不变。
2.开启阈值电压小，是因为它的载流子 ...

1.是不是先进工艺会用更多的ME层来出pin?用更多的底层ME来出pin?因为28nm，cell面积没有那么小，可以只用M2出pin,但是7nm可能用M3出pin?都是M2的pin,会有DRC

莫名晴天

xingyun666666 发表于 2021-8-13 15:52
1.是不是先进工艺会用更多的ME层来出pin?用更多的底层ME来出pin?因为28nm，cell面积没有那么小，可以只用 ...

用的还是M2和M1没见过用M3的，不过倒是听说因为先进工艺via paller的问题，有人建议对一些cell用高层出pin，但是其实没有真正用。其实先进工艺出pin没有你想的那么悲观。因为这些cell做起来高度还是分7T 9T 12T的，就这个track来说出pin其实和28nm的7T 9T没有本质的区别。

xingyun666666

莫名晴天 发表于 2021-8-15 22:48
用的还是M2和M1没见过用M3的，不过倒是听说因为先进工艺via paller的问题，有人建议对一些cell用高层出pi ...

有点晕，因为这些cell做起来高度还是分7T 9T 12T的，就这个track来说出pin其实和28nm的7T 9T没有本质的区别，一个cell是由晶体管组成的，cell的功能决定用几个晶体管搭建，先进工艺的cell中的晶体管尺寸变小，但是cell的大小却不变？

莫名晴天

xingyun666666 发表于 2021-8-16 10:14
有点晕，因为这些cell做起来高度还是分7T 9T 12T的，就这个track来说出pin其实和28nm的7T 9T没有本质的区 ...

cell变小了，但是线宽也变小了啊，尽管其实这个尺寸不是等比例缩小的。底层线缩的挺小的，但是稍微高层的就比较宽了，所以整体的绕线资源其实是变小的。
所以先进工艺一般利用率都比较低。