非常奇怪的LVS问题，求助大神解答

lzjdehao · 发表于 2021-4-6 14:55:31

在做一个CIS芯片，PIX在ARY里面，现在出现问题，PIX修改了一些参数后，从ARY一直到TOP层都多出来两个NET错误，（这两条线时ARY这一层的很简单的两条连接线，检查过并没有错误也没有修改，ARY层也可以通过LVS，但是到TOP层就过不了）

15146080668 · 发表于 2021-4-6 15:14:49

来个电路和版图的图片看看

luojh19960316 · 发表于 2021-4-6 16:20:46

可能情况：1.LVS模式是否正确,Hcell

luojh19960316 · 发表于 2021-4-6 16:24:30

可能情况一：LVS模式选择是否正确，看看自己选的时hir模式还是flat模式；二：多出来两条net，是否存在旋转，会不会因为时旋转导致出现的格点open，建议用trace net点亮一下看看；三：看看extraction report里面有没有给出相关warning或者error信息，这对LVSdebug帮助很大

lzjdehao · 发表于 2021-4-7 14:42:32

tuohong · 发表于 2021-4-7 16:39:02

没问题儿，那么大个对号呢。_tg开头的应该是传输门相关，估计你layout上有完全对称结构导致输入/输出可互换。想要详细了解可以查查手册。

lzjdehao · 发表于 2021-4-7 17:01:54

tuohong 发表于 2021-4-7 16:39
没问题儿，那么大个对号呢。_tg开头的应该是传输门相关，估计你layout上有完全对称结构导致输入/输出可互换 ...

您好，电路图看起来并不是可以可以互换的啊

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lzjdehao · 发表于 2021-4-7 17:03:19

tuohong 发表于 2021-4-7 16:39
没问题儿，那么大个对号呢。_tg开头的应该是传输门相关，估计你layout上有完全对称结构导致输入/输出可互换 ...

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电路图上看起来并不是可以互换的，您看看

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