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[资料] Springer 2021年新书，ASIC设计与综合,RTL,Verilog

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ffq513
发表于 2021-3-1 11:21:28 | 显示全部楼层 |阅读模式

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asic Design and Synthesis.RTL Design Using verilog.
微信图片_20210301111918.png

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf

11.14 MB, 下载次数: 1049 , 下载积分: 资产 -4 信元, 下载支出 4 信元
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qptom
发表于 2021-3-1 11:56:16 | 显示全部楼层
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looneyxp
发表于 2021-3-1 12:30:43 | 显示全部楼层

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nidiya
发表于 2021-3-1 13:29:11 | 显示全部楼层
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pancs
发表于 2021-3-1 14:14:36 | 显示全部楼层
Thanks for sharing
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tom0626
发表于 2021-3-1 14:26:55 | 显示全部楼层
Thank You very much.
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gushenglin
发表于 2021-3-1 16:26:54 | 显示全部楼层
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im.leo
发表于 2021-3-1 16:49:52 | 显示全部楼层
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student321
发表于 2021-3-1 19:51:37 | 显示全部楼层
kankan
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AlexKe
发表于 2021-3-1 21:07:07 | 显示全部楼层
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