对L V D S信号进行高速采样，实现CDR功能，应该怎么设计过采样电路？

fzfh1219 · 发表于 2021-2-15 23:56:21

本帖最后由 fzfh1219 于 2021-2-15 23:58 编辑

L V D S信号速率是1.2Gbps左右，我考虑了两种过采样方案，一种是用四路SelectIO，每路SelectIO的时钟相位相差90度，同时对一路LVDS输入信号进行采样，一路的采样率最高能到1.25Gbps，这样理论上能实现5Gbps的采样率，应该可以恢复出时钟。另一种是用SelectIO中的IDELAY功能，通过调整IDELAY参数，理论上也能实现同样效果
大家帮忙看一下，这两种思路是否可行，那种更好？或者有没有更好的实现方案？

fzfh1219 · 发表于 2021-2-18 11:53:48

大家都还没上班吗？请有经验的同仁帮忙指点一下吧，非常感谢

fzfh1219 · 发表于 2021-2-20 10:13:53

大家都还没上班吗？请有经验的同仁帮忙指点一下吧，非常感谢

andy2000a · 发表于 2023-2-1 09:07:17

https://bbs.eetop.cn/thread-123375-1-1.html

over sample ??

[求助] 对L V D S信号进行高速采样，实现CDR功能，应该怎么设计过采样电路？

站长推荐 /3