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查看: 3151|回复: 6

[求助] 关于带CLK复位的veriloga的比较器设计

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发表于 2021-2-2 10:11:44 | 显示全部楼层 |阅读模式
400资产
veiloga 比较器不带CLK复位的已经实现,但带有CLK复位清零的有问题;
求大佬帮助
上升沿正常比较已经始先,下降沿清零做不出来

1612176116.jpg

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x, y 为real,不可以用电信号赋值方式,应该书写为=号,而且应该注意上下文执行次序
发表于 2021-2-2 10:11:45 | 显示全部楼层
x, y 为real,不可以用电信号赋值方式,应该书写为=号,而且应该注意上下文执行次序
发表于 2021-2-2 18:34:53 | 显示全部楼层
谢谢分享
 楼主| 发表于 2021-2-3 11:52:28 | 显示全部楼层


phoenixson 发表于 2021-2-3 09:39
x, y 为real,不可以用电信号赋值方式,应该书写为=号,而且应该注意上下文执行次序 ...


谢谢指出错误,改了下实现了
发表于 2021-3-4 15:07:06 | 显示全部楼层
verilo噶
发表于 2022-11-29 15:58:02 | 显示全部楼层
下降沿的触发条件里,(VCLK,-1)即可
发表于 2023-5-12 09:29:38 | 显示全部楼层
您好能分享下最终的代码?我下降沿复位的效果始终没能呈现
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