DC只能compile顶层代码

stefan5555 · 发表于 2021-1-20 23:11:20

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小弟最近才开始学习接触DC，遇到不少问题~

用verilog写了一个工程，每个模块都有一个单独的.v文件，最后用top顶层连接个模块。

用DC进行compile的时候发现只对top顶层进行compile，并没有包含别的模块，这个要怎么解决呢，

各位大佬救救我吧~

a12349221 · 发表于 2021-1-20 23:30:33

read file少了hierarchy 指令

stefan5555 · 发表于 2021-1-22 21:24:26

a12349221 发表于 2021-1-20 23:30
read file少了hierarchy 指令

那我在read file的时候需要怎么添加hierarchy的指令呢？
可以详细一点说明么~
感激不尽

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