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[求助] sdc中设置了flasepath的路径,在进行sdf后仿的时候,是如何实现步不分析这条路径的timing的?

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发表于 2021-1-7 19:30:03 | 显示全部楼层 |阅读模式

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如题,如果在一个设计中,有多个时钟域,彼此之间异步,那么sdc文件中就会设置为falsepath,这种情况下就不会对跨时钟域的信号进行timing分析,

那么再进行sdf仿真时,仿真过程中会进行timingcheck,理论上这时候也不应该对那些已经设置了falsepath的路径进行timingcheck,那么是通过什么方式来实现不对那些falsepath的路径进行timingcheck的呢?是在反标sdf的过程中对这些路径进行了忽略?还是说通过其他什么途径实现了不进行timingcheck

感谢各位大神帮忙解答一下,谢谢了。
发表于 2021-1-7 20:13:46 | 显示全部楼层
改sdf或者将跨domain第一级寄存器的cell里xfilter 为1 . 不同工艺cell里面的标志不同。差不多都这意思。
发表于 2021-1-7 21:42:25 | 显示全部楼层
方法有几种。

最简单的就是simulator命令行选项。 Cadence 的选项是-tfile。 VCS 的选项是 tcheck。用选项告诉simulator哪些instance不需要timing check。 具体请查一下手册。 如果需要Cadence手册,讲一下,我贴上来。 VCS 我不用,手头没有文档。  

写脚本,在SDF中找到这些instance,把setup, hold都改成0。 这个做法的好处是通用,与simulator选项无关。

如#2楼所说,如果标准元的Verilog model支持xfilter,那些不需要检查timing的instance中xon可以关掉。 这个方法取决于标准元Verilog model。 很多时候库是没有这个功能的。 我只在TI的库里看到过这个xfilter功能。


发表于 2021-1-11 09:41:28 | 显示全部楼层
学习一下
发表于 2021-7-26 09:11:17 | 显示全部楼层
多谢分享。。。
 楼主| 发表于 2021-9-4 09:47:38 | 显示全部楼层


watertree 发表于 2021-1-7 20:13
改sdf或者将跨domain第一级寄存器的cell里xfilter 为1 . 不同工艺cell里面的标志不同。差不多都这意思。 ...


感谢解答,最终采用的方案是对同步器的第一级DFF不进行timingcheck,这样就不会出现X态向后传播了
 楼主| 发表于 2021-9-4 09:49:37 | 显示全部楼层


jake 发表于 2021-1-7 21:42
方法有几种。

最简单的就是simulator命令行选项。 Cadence 的选项是-tfile。 VCS 的选项是 tcheck。用选 ...


感谢解答,最终采用的方案是对同步器的第一级DFF不进行timingcheck,这样就不会出现X态向后传播了
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