求助，verilog-A中的abstime问题

caoluming · 发表于 2020-10-30 14:02:34

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求助！最近在仿一个verilog-A编写的模型，最前边定义了parameter real abstime=1000;后边又出现了$abstime,如下图

1.请问在abstime前加$是什么意思呢？修改abstime的值会对$abstime有影响吗？
2.在仿真中，我修改了abstime的值，但仿真结果没有任何变化，请问是哪里出了问题呢？

大家有任何想法或建议都可以告诉我，谢谢大家！

quantus · 发表于 2020-10-30 16:35:19

$abstime是系统函数，用来获取仿真时间。你自己定义的abstime是个常数，仿真结果不变大概是因为I_BD的值对仿真结果没影响，你可以打印出I_BD的值看看。最后我觉得你这个程序应该是做mos管建模的。你多贴点程序出来，或许更方便大家帮你找到问题。

caoluming · 发表于 2020-11-5 18:18:57

quantus 发表于 2020-10-30 16:35
$abstime是系统函数，用来获取仿真时间。你自己定义的abstime是个常数，仿真结果不变大概是因为I_BD的值对 ...

十分感谢！已经解决了！

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